1、第一章概述1.1 EDA技術(shù) EDA(Electro nic Desig n Automatio n)電子設(shè)計(jì)自動(dòng)化EDA技術(shù)在硬件方面融合了 FPGA(field programmable gate array)現(xiàn)場(chǎng)可編程門(mén)陣列、 CPLD(complex programmable logic device)可編程邏輯器件、編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)。1.2硬件描述語(yǔ)言VHDL 的英文全名是 VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.與Verilog相比，VHDL的優(yōu)勢(shì)：(1) 語(yǔ)法比Veri

2、log嚴(yán)謹(jǐn)，通過(guò)EDA工具自動(dòng)語(yǔ)法檢查，易排除許多設(shè)計(jì)中的疏忽。(2) 有很好的行為級(jí)描述能力和一定的系統(tǒng)級(jí)描述能力，而Verilog建模時(shí)，行為與系統(tǒng)級(jí)抽象及相關(guān)描述能力不及VHDL。與Verilog相比，VHDL的不足：(1) VHDL代碼比較冗長(zhǎng)，在相同邏輯功能描述時(shí)，Verilog的代碼比VHDL少許多。(2) VHDL對(duì)數(shù)據(jù)類型匹配要求過(guò)于嚴(yán)格，初學(xué)時(shí)會(huì)感到不是很方便，變成耗時(shí)也較多；而Verilog支持自動(dòng)類型轉(zhuǎn)換，初學(xué)者容易入門(mén)。(3) VHDL對(duì)版圖級(jí)、管子級(jí)這些較為底層的描述級(jí)別，幾乎不支持，無(wú)法直接用于集 成電路底層建模。1.4 HDL綜合(理解)綜合(Synthesis)

3、,定義：把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。綜合環(huán)節(jié)：(1) 從自然語(yǔ)言轉(zhuǎn)換到 VHDL語(yǔ)言算法標(biāo)書(shū)，即自然語(yǔ)言綜合。(2) 從算法標(biāo)書(shū)轉(zhuǎn)換到寄存器傳輸級(jí)(Register Tran sport Level,RTL )的表述，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3) 從RTL級(jí)表述轉(zhuǎn)換到邏輯門(mén)(包括觸發(fā)器)的表述，即邏輯綜合。(4) 從邏輯門(mén)表述轉(zhuǎn)換到版圖級(jí)表述( ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件， 可稱為版圖綜合或結(jié)構(gòu)綜合。顯然綜合器是能自動(dòng)將一種設(shè)計(jì)表述形式下那向另一種設(shè)計(jì)表述形式轉(zhuǎn)換的計(jì)算機(jī) 程序，或協(xié)助進(jìn)行手工轉(zhuǎn)化程序。它可以將高層次的表述轉(zhuǎn)化成低層次的表述，可 以從

4、行為域轉(zhuǎn)化成結(jié)構(gòu)域，可以將高一級(jí)抽象的電路描述(如算法級(jí))轉(zhuǎn)化為低一 級(jí)電路描述。1.7 EDA設(shè)計(jì)流程EDA設(shè)計(jì)流程在實(shí)踐中進(jìn)一步了解支持者一設(shè)計(jì)流程的諸多設(shè)計(jì)工具，有利于有效的排除 設(shè)計(jì)中出現(xiàn)的問(wèn)題，提高設(shè)計(jì)質(zhì)量和總結(jié)設(shè)計(jì)經(jīng)驗(yàn)。(教材P12圖1-5)是基于EDA軟件的FPGA/CPLD開(kāi)發(fā)流程框圖。(了解)綜合在HDL描述中，綜合就是將電路的高級(jí)語(yǔ)言(如行為描述)轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。綜合是僅對(duì)HDL而言的。利用HDL綜合器對(duì)設(shè)計(jì)進(jìn)行綜合是十分重要的一步。時(shí)序仿真與功能仿真(1)時(shí)序仿真，就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件

5、硬件特性參數(shù)，因而，仿真精度高。（對(duì)器件）（2） 功能仿真，是直接對(duì) HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。（對(duì)功能）1.11 IP 核IP就是知識(shí)產(chǎn)權(quán)或知識(shí)產(chǎn)權(quán)模塊的意思。IP的分類：IP分軟IP、固IP和硬IP其中：軟IP是用Verilog/VHDL等硬件描述語(yǔ)言描述的功能模塊， 但是并不涉及用什么具體電路元 件實(shí)現(xiàn)這些功能。固IP是完成了綜合的功能模塊。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。IP模塊的優(yōu)化設(shè)計(jì)，優(yōu)化目標(biāo)的 “四最”：芯片的面積最小、 運(yùn)算速度最快、功率消耗最低、 工藝容差最大。第二章FGPA/CPLD結(jié)構(gòu)原理2.1概

6、述PLD的發(fā)展歷程（有印象）PLD器件從結(jié)構(gòu)上可分為兩大類：一類屬于乘積項(xiàng)結(jié)構(gòu)器件，其基本結(jié)構(gòu)為“與或”陣列， 大部分簡(jiǎn)單的PLD和CPLD都屬于這個(gè)范疇；另一類是基本查找表結(jié)構(gòu)的器件，有簡(jiǎn)單的 查找表組成可編程門(mén)，在構(gòu)成陣列形式，F(xiàn)PGA屬于此類器件。P28 圖 2-32.3 CPLD的結(jié)構(gòu)及其工作原理全稱：可編程邏輯器件 PLD、2.4 FPGA的結(jié)構(gòu)及其工作原理現(xiàn)場(chǎng)可編程門(mén)陣列GAL、CPLD都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即可編程的與陣列和固定的或陣列組成。FPGA使用另一種可編程邏輯的形成方法，即可編的查找表。第三章VHDL初步設(shè)計(jì)3.1組合電路的VHDL描述3.1.1 2選1多路選擇器

7、及其 VHDL描述12實(shí)體名是標(biāo)識(shí)符，可以用英文開(kāi)頭，如：ASSER8B等，不能用數(shù)字或中文定義實(shí)體名，也不應(yīng)用與EDA軟件工具庫(kù)中已定義好的原件名作為實(shí)體名，如or2、latch等，且不能用數(shù)字起頭的實(shí)體名，如 74LS160。4端口模式（1）IN :輸入端口。2) OUT ：輸出端口。3) INOUT ：雙向端口。4) BUFFER ：緩沖端口。7.賦值符號(hào)和數(shù)據(jù)比較符號(hào)表達(dá)式 y < = a 表示輸入端口 a 的數(shù)據(jù)向輸入端口 y 傳輸，或解釋為信號(hào) a 向信號(hào) y 賦值。 VHDL 要求賦值符“ <= ”兩邊的信號(hào)的數(shù)據(jù)類型必須一致。12.文件取名和存盤(pán)QuartusII 建議程序的文件名盡量與改程序的模塊名一致，而 VHDL 存盤(pán)的文件名與此文件 程序的模塊名的大小寫(xiě)不必一致。3.1.2 2選1多路選擇器及其 VHDL 描述 2STD_LOGIC所定義的九種數(shù)據(jù)的含義是： U '表示未初始化的； X'表示強(qiáng)未知的； 0' 表示強(qiáng)邏輯0; 1 '表示邏輯1 ； Z'表示高阻態(tài)； W'表示弱未知的； L'表示弱邏輯