1、電子科技大學(xué)20春EDA技術(shù)期末考試試卷及答案在VHDL的IEEE標準庫中，預(yù)定義的標準邏輯位STD_LOGIC的數(shù)據(jù)類型中是用()表示的。A.小寫字母和數(shù)字B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù)字在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由()表達式構(gòu)成。A.BITB.STD_LOGICC.BOOLEAND.INTEGER“a=4'b1100,b=4'bx110”選出正確的運算結(jié)果()。A.a&b=0B.a&&b=1C.b&a=xD.b&&a=xVHDL的字符是以()括起來的數(shù)字、字母和符號。A.單引號B

2、.雙引號C.括號D.方括號STD_LOGIG_1164中定義的高阻是字符()。A.XB.xC.zD.Z以下不屬于EDA技術(shù)的特點是()。A.用軟件方式設(shè)計硬件B.用硬件方式設(shè)計軟件C.設(shè)計過程中可仿真D.系統(tǒng)可現(xiàn)場編程過程調(diào)用前需要將過程首和過程體裝入()中。A.源程序B.結(jié)構(gòu)體C.程序包D.設(shè)計實體在VHDL的端口聲明語句中，用()聲明端口為雙向方向。A.INB.OUTC.INOUTD.BUFFER在VHDL中，()的數(shù)據(jù)傳輸不是立即發(fā)生的，目標信號的賦值是需要一定延時時間。A.信號B.常量C.數(shù)據(jù)D.變量VHDL語言中變量定義的位置是()。A.實體中任何位置B.實體中特定位置C.結(jié)構(gòu)體中任

3、何位置D.結(jié)構(gòu)體中特定位置進程中的信號賦值語句，其信號更新是()。A.按順序完成B.比變量更快完成C.在進程的最后完成D.以上都不對VHDL語言共支持四種常用庫，其中()庫是用戶的VHDL設(shè)計現(xiàn)行工作庫。A.IEEEB.WORKC.VITALD.STD使用Quartus II工具軟件修改設(shè)計元件符號，應(yīng)采用()方式。A.圖形編輯B.文本編輯C.符號編輯D.波形編輯關(guān)于1987標準的VHDL語言，標識符的正確描述是()。A.下劃線可以連用B.下劃線不能連用C.不能使用下劃線D.可以使用任何字符在VHDL標識符命名規(guī)則中，以()開頭的標識符是正確的。A.字母B.數(shù)字C.字母或數(shù)字D.下劃線提供用V

4、HDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為()。A.軟核B.硬核C.固核D.都不是時間尺度定義為timescale 10ns/100ps，選擇正確答案()。A.時間精度10nsB.時間單位100psC.時間精度100psD.時間精度不確定已知“a=1b1;b=3b001;”那么a,b=()。A.4b0011B.3b001C.4b1001D.3b101ASIC的正確含義是()。A.專用電路B.集成電路C.專用集成電路D.特定集成電路下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計的描述中，哪一種說法是不正確的。()。A.原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大

5、規(guī)模的電路系統(tǒng)設(shè)計B.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C.原理圖輸入設(shè)計方法無法對電路進行功能描述D.原理圖輸入設(shè)計方法也可進行層次化設(shè)計MAX+PLUS II的設(shè)計文件不能直接保存在()。A.工程目錄B.文件夾C.根目錄D.U盤在VHDL的IEEE標準庫中，預(yù)定義的標準邏輯位數(shù)據(jù)STD_LOGIC有()種邏輯值。A.2B.3C.8D.9在VHDL中，條件信號賦值語句WHEN_ELSE屬于()語句。A.并行和順序B.順序C.并行D.任意執(zhí)行MAX+PLUS II的()命令，可以為設(shè)計電路建立一個元件符號。A.create default symbolB.simulatorC.co

6、mpilerD.timing analyzer一般把EDA技術(shù)的發(fā)展分為()個階段。A.5B.4C.3D.2下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，哪一種說法是正確的()。A.原理圖輸入設(shè)計方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計B.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C.原理圖輸入設(shè)計方法無法對電路進行功能描述D.原理圖輸入設(shè)計方法不適合進行層次化設(shè)計VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:/muxfile/mux21.tdf:TDF syntax error其錯誤原因是()。A.錯將設(shè)計文件的后綴寫成.tdf而非.vhdB.

7、錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程C.設(shè)計文件的文件名與實體名不一致D.程序中缺少關(guān)鍵詞執(zhí)行MAX+PLUS II的()命令，可以對設(shè)計的電路進行仿真。A.create default symbolB.compilerC.simulatorD.programmer下列關(guān)于信號的說法不正確的是()。A.信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。C.在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。符合1988VHDL標準的標識符是()。A.a_2_3B.a_2C.2_2_aD.2

8、aEDA的中文含義是()。A.電子設(shè)計自動化B.計算機輔助計算C.計算機輔助教學(xué)D.計算機輔助制造不符合1992VHDL標準的標識符是()。A.a1b1B.a_2_3C.a123D.on1987標準的VHDL語言對大小寫是()。A.敏感的B.只能用小寫C.只能用大寫D.不敏感FPGA的配置是指()。A.設(shè)備外部環(huán)境B.設(shè)置工作方法C.邏輯配置及外部連接D.邏輯配置變量和信號的描述正確的是()。A.變量賦值符號是:=B.信號賦值符號是:=C.變量賦值符號是D.二者沒有區(qū)別現(xiàn)場可編程門陣列的英文簡稱是()。A.FPGAB.PLAC.PALD.PLDEDA工具不包括()等模塊。A.HDL綜合器B.控

9、制器C.適配器D.下載器如果a=1，b=0，則邏輯表達式(a AND b) OR (NOT b AND a)的值是()。A.0B.1C.2D.不確定關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：()。A.2#1111_1110B.#8#276C.#0#170D.#6#E#E1在VHDL中，加“+”和減“-”算術(shù)運算的操作數(shù)據(jù)是()數(shù)據(jù)類型。A.整型B.實型C.整形或?qū)嵭虳.任意類型VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫：()。A.IEEE庫B.VITAL庫C.STD庫D.WORK工作庫不屬于順序語句的是()。A.IF語句B.LOOP語句C.PROCESS語句

10、D.CASE語句不符合1989VHDL標準的標識符是()。A.a_1_inB.a_in_2C.2_aD.asd_1在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為()。A.仿真器B.綜合器C.適配器D.下載器在以下四種語言中屬于硬件描述語言的是()。A.DelphiB.VBC.VHDLD.VC使用Quartus II的圖形編輯方式輸入的電路原理圖文件必須通過()才能進行仿真驗證。A.編輯B.編譯C.綜合D.編程以下工具中屬于FPGA/CPLD開發(fā)工具的專用綜合器的是()。A.ModelSimB.Leonardo SpectrumC.Active HDLD.Quartus II一個設(shè)計實體可以擁有一個或多個()。A.實體B.結(jié)構(gòu)體C.輸入D.輸出在VHDL中，100m屬于()文字。A.整數(shù)B.以數(shù)制基數(shù)表示的C.實數(shù)D.物理量2006年推出的Core2微處理器芯片的集成度達()萬只晶體管。A.2億3千B.2億C.1億D.5億 參考答案：B參考答案：C參考答案：B參考答案：A參考答案：D參考答案：D參考答案：C參考答案：C參考答案：A參考答案：D參考答案：C參考答案：B參考答案：C參考答案：B參考答案：A參考答案：A參考答案：C參考答案：C參考答案：C參考答案：C參考答案：C參考答