1、基于VHDL的DDS實現與仿真（宜賓學院物理與電子工程學院2011級2班 段艷婷 110302034）摘要：本文論述了直接數字頻率合成技術（DDS）的信號發生器的設計與實現。本設計以DDS芯片Cyclone ：EP2C5T144C8為頻率合成器，以AVR單片機ATmega16為進程控制和任務調度核心，用AD603實現增益控制（AGC）和功率放大，串行數模轉換器（D/A）MAX531實現方波占空比調節，并用LCD12864液晶顯示及鍵盤構成幅度、頻率、方波占空比均可調的函數信號發生器。本文分析了DDS的設計原理，基于VHDL語言進行系統建模，對DDS進行參數設計，實現了可重構的IP核，能夠根據需

2、要方便的修改參數以實現器件的通用性。同時利用Quartus 編譯平臺完成一個具體DDS芯片的設計，詳細闡述了基于VHDL編程的DDS設計方法步驟。針對DDS頻率轉換時間短，分辨率高等優點,提出了基于FPGA芯片設計DDS系統的方案。該方案利用Altera公司的Quartus 開發軟件,完成DDS核心部分即相位累加器和RAM查找表的設計,可得到相位連續、頻率可變的信號，并通過單片機配置FPGA的E2 PROM完成對DDS硬件的下載,最后完成每個模塊與系統的時序仿真。經過電路設計和模塊仿真,驗證了設計的正確性。由于FPGA的可編程性,使得修改和優化DDS的功能非常快捷。直接數字頻率合成信號發生器關

3、鍵字：DDS，Cyclone ，Quartus ，FPGA中圖分類號：TN正文：目錄第一章、 緒論1.1 DDS引言1.2 直接數字合成器的概念及其發展1.3 DDS技術在國內研究狀況及其發展趨勢1.4 頻率合成器的種類與技術發展趨勢1.5 DDS優勢1.6 課題主要研究內容和技術要求第二章、 超大規模集成電路設計介紹2.1 引言2.1.1 EDA技術的含義及其特點2.1.2 EDA技術的主要內容2.2 大規模可編程邏輯器件2.2.1 FPGA的介紹2.2.2 CPLD的介紹2.2.3 FPGA與CPLD的區別2.3 硬件描述語言（HDL）2.3.1 VHDL簡介2.3.2 VHDL主要特點2

4、.3.3 VHDL語言的優勢2.4 軟件開發工具第三章、 DDS工作原理和主要特點3.1 DDS的基本工作原理3.2 DDS的主要特點3.3 DDS建模第四章、 用VHDL來編程實現和仿真4.1 VHDL編程實現4.1.1 32位加法器的VHDL實現程序4.1.2 32位加法器的生成模塊4.1.3 32位寄存器的VHDL實現4.1.4 32位寄存器的生成模塊4.1.5 波形數據ROM的VHDL實現4.1.6 波形數據ROM的生成模塊4.1.7 整形模塊設計4.2 用Quartus 進行DDS仿真4.2.1 Quartus 軟件簡介4.2.2 用Quartus 的仿真步驟和圖像4.2.3 注意事

5、項第五章、 設計相關數據處理與圖像分析5.1 電路原理圖5.2 仿真波形圖5.3 數據驗證5.4 波形毛刺兒的分析及消除第六章、 結束語5.1 總結5.2 參考文獻5.3 致謝5.4 附錄第一章 緒論1.1、DDS引言頻率合成技術是將一個（或多個）基準頻率變換成另一個（或多個）合乎質量要求的所需頻率的技術。在通信、雷達、導航、電子偵察、干擾等眾多領域都有應用。隨著各種頻率合成器和頻率合成方案的出現，頻率合成技術得到了不斷地發展。1971年3月美國學者J.Tierncy，C.M.Rader和B.Gold首次提出了直接數字頻率合成（DDSDirect Digital Synthesis）技術。這是

6、一種從相位概念出發直接合成所需要的波形的新的全數字頻率合成技術。同傳統的頻率合成技術相比，DDS技術具有極高的頻率分辨率、極快的變頻速度，變頻相位連續、相位噪聲低，易于功能擴展和全數字化便于集成，容易實現對輸出信號的多種調制等優點，滿足了現代電子系統的許多要求，因此得到了迅速的發展。目前市面上的DDS芯片，價格昂貴、功能固定單一，應用受到限制。本綜合實驗項目采用基于FPGA的EDA技術設計實現DDS芯片，并可以根據實際需要對其功能進行靈活地修改、配置。1.2、直接數字合成器的概念及其發展隨著通信、數字電視、衛星定位、航空航天和遙控遙測技術的不斷發展，對頻率源的頻率穩定度、頻譜純度、頻率范圍和輸

7、出頻率個數的要求越來越高。為了提高頻率穩定度，經常采用晶體振蕩器等方法來解決，但它不能滿足頻率個數多的要求，因此，目前大量采用頻率合成技術DDS即Direct Digital Synthesizer，中文名稱是直接數字合成器，是一種新型的頻率合成技術，具有較高的頻率分辨率，可以實現快速的頻率切換，并且在改變時能夠保持相位的連續，很容易實現頻率、相位和幅度的數控調制，以其使用方便和品路分辨率高等優點，在現代通信領域得到越來越廣泛的應用。用VHDL語言對DDS進行功能描述，方便在不同的實現方式下移植和修改參數，因而逐步成為DDS設計主流，而且在Alter公司開發的Maxplus2中，不僅提供了方便

8、的VHDL編譯和綜合平臺，還集成了可供程序對應下載的FPGA器件等大量芯片，大大縮短了DDS的設計和開發周期。因此，在現代電子系統及設備的頻率源設計中，尤其是在通信領域，其應用越來越廣泛。它是現代通信系統必不可少的關鍵電路，廣泛應用于數字通信、衛星通信、雷達、導航、航天航空、遙控遙測以及高速儀器儀表燈領域。以通信為代表的信息產業是當代發展最快的行業。因此，頻率合成器也得到了較快的發展，形成了完善的系列品種，市場需求也特別大。1.3、DDS技術在國內研究狀況及其發展趨勢頻率合成器的技術復雜度很高，經過了直接合成模擬頻率綜合器、鎖相式頻率綜合器、直接數字式頻率綜合器（DDS）三個發展階段。目前，在

9、我國，各種無限系統中使用的品路合成器普遍采用鎖相式頻率綜合器，通過CPU控制，課獲得不同的頻點。鎖相式頻率綜合器含有參考振蕩器與分頻器、可控分頻器、壓控振蕩器及鑒相器、前置分頻器等功能單元。頻率合成器的最終發展方向是鎖相式頻率綜合器、雙環或多環鎖相式頻率合成器、DDS頻率合成器，以及PPL加DDS混合式頻率合成器。因此，鎖相式頻率綜合器和直接數字式頻率綜合器收到了國內各界關注，并得到了迅猛發展。基于DDS波形產生的應用現階段主要在兩個方面：1.設計通訊系統需要靈活的和極好的相噪，極低的失真性能的頻率源，它通常選用DDS綜合它的光譜性能和頻率調諧方案。這種應用包括用DDS于調制方面，作為PLL參

10、考去加強整個頻率的可調制度，作為本機振蕩器（LO），或者射頻率的直接傳達。作為選擇地，許多工業和醫學應用DDS作為可編程波形發生器。因為DDS是數字可編程，它的相位和頻率在不改變外圍成分的情況下能很容易地改變，而傳統的基于模擬編程產生波形的情況下要改變外圍成分。DDS允許頻率的實時調整去定位參考頻率或者補償溫度漂移。這種應用包括應用DDS在可調頻率源去測量阻抗，去產生脈沖波形已調制信號用于微型刺激，或者去檢查LAN中的稀薄化和電纜。1.4、頻率合成器種類與技術發展趨勢種類：直接模擬合成法、鎖相環合成法、直接數字合成法發展：直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個參數頻率中產生多個

11、所需的頻率。該方法頻率轉換時間快（小于100ns），但是體積大、功率耗大，目前已基于不被采用。 鎖相環合成法通過鎖相環完成頻率的加、減、乘、除運算。該方法結構簡化、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉換速度之間的矛盾，一般只能用于大步進頻率合成技術中。1.5、DDS優勢 如今在價格方面有競爭力的，高性能，功能集成的DDS芯片在通訊系統和傳感應用方面已經變得非常常見了。它吸引工程師的優勢主要包括： 數字控制微調頻率調諧和輕微程度相位調制能力。 極快速度調諧輸出頻率（相位）：在沒有上沖或者下沖的情況下，且沒有延時的情況下可以進行連續頻率調諧。 DDS的數字體系結構取消了像

12、傳統模擬合成方案那樣的手動調諧和溫度補償的不方便，DDS的數字控制結構外圍便系統的遠程控制更為方便，在處理器控制下達到最優化。1.6、課題主要研究內容和設計要求 對DDS的設計，包括了一下四個模塊：波形數據ROM、64位加法器模塊、64位寄存器模塊、10位正弦波數據文件。 本課題設計研究的主要內容就是要在Quartus 的基礎上，運用VHDL的編程來實現以上四大模塊，并對其進行實現和仿真。第一章是簡單的介紹了一下DDS的概念、現狀、內容和發展前景；第二章是對DDS所采用的輔助工具的介紹；第三章是對DDS工作原理和主要特點的介紹；第四章是用VHDL來編程實現和仿真。第二章 超大規模集成電路設計介

13、紹和以往的設計相比，利用EDA技術設計的數字頻率計，具有硬件電路簡捷，集成度高、性能穩定的優點。這種設計方法效率高，風格靈活，體現了現代電子電路設計的先進思想。由于具備這些優點，EDA技術必將在新的世紀有著無限廣闊的發展前景。2.1、引言 隨著大規模集成電路技術和計算機技術的不斷發展，在涉及通信、國防、航天、醫學、工業自動化、計算機應用、儀器儀表等領域的電子系統設計工作中，EDA技術的含量正以驚人的速度上升：電子類的高新技術項目的開發也逾益依賴于EDA技術的應用。即使是普通的電子產品的開發，EDA技術也常常使一些原來的技術瓶頸得以輕松突破，從而使產品的開發周期大為縮減、性能價格比大幅提高。不言

14、而喻，EDA技術將迅速成為電子設計領域中的及其重要的組成部分。2.1.1、EDA技術的含義及特點EDA（Electronic Design Automation，電子系統設計自動化）技術是20世紀90年代初從CAD（計算機輔助設計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）、CAE（計算機輔助工程）的概念發展而來的。現代EDA技術就是以讓計算機為工具，在EDA軟件平臺上，根據硬件描述語言HDL完成的設計文件，能自動地完成用軟件方式描述的電子系統到硬件系統的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。設

15、計者的工作僅限于利用軟件的方式來完成對系統硬件功能的描述，在EDA工具的幫助下和應用相應的FPGA/CPLD器件，就可以得到最后的設計結果。盡管目標系統是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。可見，利用EDA技術進行電子系統的設計，具有以下幾個特點：1） 用軟件的方式設計硬件；2） 用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成的；3） 采用自頂向下（topdown）的設計方法；4） 設計過程中可用有關軟件進行各種仿真；5） 系統可現場編程，在線升級；6） 整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA代表了當今電子設計技術的最新發展方向

16、。2.1.2、EDA技術的主要內容EDA技術涉及面很廣，內容豐富，從教學和使用的角度看，主要應掌握如下四個方面的內容：1） 大規模可編程邏輯器件；2） 硬件描述語言；3） 軟件開發工具；4） 實驗開發系統。其中，大規模可編程邏輯器件是利用EDA技術進行電子系統設計的載體，硬件描述語言是利用EDA技術進行電子系統設計的主要表達手段，軟件開發工具是利用EDA技術進行電子系統設計的智能化的自動設計工具，實驗開發系統則是利用EDA技術進行電子系統設計的下載工具及硬件驗證工具。2.2、大規模可編程邏輯器件PLD（Programmable Logic Device，可編程邏輯器件）是一種由用戶編程以實現某

17、種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現場可編程門陣列和復雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現原理略有不同，生于20世紀70年代，在20世紀80年代以后，隨著集成電路技術和計算機技術的發展而迅速發展。自問世以來，PLD經歷了從PROM（Programmable ReadOnly Memory,可編程序的只讀存儲器）、PLA（Programmable Logic Array,可編程序邏輯陣列）、PAL（Programmable Array Logic ,可編程序陣列邏輯）、GAL（Generic Array Logic，通用陣列邏輯）到FPGA、ispLSI（in s

18、ystem programmable large scale integration，在系統可編程大規模集成電路）等高密度PLD的發展過程。在此期間，PLD的集成度高、速度不斷提高，功能不斷增強，結構趨于更合理，使用起來靈活方便。PLD的出現，打破了由中小規模通用型集成電路和大規模專用集成電路：壟斷的局面。與中小規模通用型集成電路相比，用PLD實現數字系統，有集成度高、速度快、功耗低、可靠性高等優點。與大規模專用集成電路相比，用PLD實現數字系統，有研制周期短、先期投資少、無風險、修改邏輯設計方便、小批量生產成本低等優勢。PLD是電子設計領域中最具活力和發展前途的一項技術，PLD能完成任何數字

19、器件的功能。與小型規模通用型集成電路相比，用PLD實現數字系統，有集成度高、速度快、功耗小、可靠性高等優點。與大規模專用集成電路相比，用PLD實現數字系統，有研制周期短、先期投資少、無風險、修改邏輯設計方便、小批量生產成本低等優勢。PLD的這些優點使得PLD技術在20世紀90年代以后得到飛速的發展，同時也大大推動了EDA軟件和硬件描述語言（HDL）的進步。最早的可編程邏輯器件出現在20世紀70年代初，主要是PROM和PAL。隨后出現了PAL、GAL、EPLD（Erasable Programmable Logic Devices，可擦除可編程邏輯器件）和CPLD、PFGA、ispLSI。2.2

20、.1、FPGA的介紹FPGA是20世紀80年代中期，美國Altera公司推出一種現場可編程門陣列，其結構主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。FPGA器件采用邏輯單元陣列結構和靜態隨機存取存儲器工藝，設計靈活，集成度高，可利用計算機輔助設計，繪出實現用戶邏輯原理圖、邏輯布爾方程或用硬件描述語言等方式設計輸入；然后經一系列轉換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數據文件，對FPGA器件初始化。這樣實現了滿足用戶要求的專用集成電路，真正達到了用戶自行設計、自行研制和自行生產集成電路的目的。概括來說，FPGA器件具有下列優點：高密度、高效率、系

21、列化、標準化、小型化、多功能、低功耗、低成本、設計靈活方便，可無限次反復編程，并可現場模擬調試驗證。使得使用FPGA器件，一般可在幾天到幾周內完成一個電子系統的設計和制作，可以縮短研制周期，達到快速上市和進一步降低成本要求。基于上述的優點，本設計采用FPGA芯片作為平臺，這樣可以把整個系統下載到一塊芯片之中，實現了所謂的片上系統，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。2.2.2、CPLD的介紹CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜將代碼傳送到目標芯片中，

22、實現設計的數字系統。Complex PLD 的簡稱，一般較PLD為復雜的邏輯元件。CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件。它具有編程靈活、集成度高、設計開發周期短、試用范圍寬、開發工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等特點，可實現較大規模的電路設計，因此被廣泛應用于產品的原型設計和產品生產（一般在10000件以下）之中。幾乎所有應用中小規模通用數字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產品不可缺少的組成部分，它

23、的設計和應用成為電子工程師必備的一種技能。2.2.3、FPGA和CPLD的區別盡管FPGA和CPLD都是可編程ASIC器件，有很多共同特點，但由于CPLD和FPGA結構上的差異，具有各自的特點：1】 CPLD更適合完成各種算法和組合邏輯，FPGA更適合于完成時序邏輯。換句話說，FPGA更適合于觸發器豐富的結構，而CPLD更適合于觸發器有限而乘積項豐富的結構。2】 CPLD的連續式布線結構決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性。3】 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內連電路的邏輯功能來編程，FPGA主要通過改變

24、內部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。4】 FPGA的集成度比CPLD高，具有更復雜的布線結構和邏輯實現。5】 CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。6】 CPLD的速度比FPGA快，并且具有較大的時間可預測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯是集總式的。2.3、硬件描述語言（HDL）硬件描述語言（HDL）是相對于一般的計算機軟件語言如C、Pasc

25、al而言的。HDL是用于設計硬件電子系統的計算機語言，它描述電子系統的邏輯功能，電路結構和連接方式。HDL具有與具體硬件電路無關和與設計平臺無關的特性，并且具有良好的電路行為描述和系統描述的能力，并在語言易讀性和層次化結構化設計方面，表現了強大的生命力和應用潛力。用HDL進行電子系統設計的一個很大的優點是設計者可以專心致力于其功能的實現，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。就FPGA/CPLD開發來說，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Systern C，其中VHDL，Veri比在現在EDA設

26、計中使用最多，也擁有幾乎所有的主流EDA工具的支持。而Systern Veri比和Systern C這兩種HDL語言還處于完善過程中。現在，VHDL和Veri比作為IEEE的工業標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL與Verilog HDL語言將承擔起大部分的數字系統設計任務。EDA關鍵技術之一就是采用硬件描述語言對硬件電路進行描述，且具有系統級仿真和綜合能力。目前應用比較廣泛的硬件描述語言就是VHDL（Very High Speed Integrated Circuit Hardware Descrip

27、tion Language）,它最早是由美國國防部提出來的。2.3.1、VHDL簡介VHDL語言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統行為級、寄存器傳輸級和邏輯門級三個不同層次的設計，支持結構、數據流、強，因此在實際應用中越來越廣泛。HDL發展的技術源頭是：在HDL形成發展之前，已有了許多程序設計語言，如匯編、C、Pascal、Fortran、Prolog等。這些語言運行在不同硬件平臺和不同的操作環境中，

28、它們適合于描述過程和算法，不適合作硬件描述。CAD的出現，使人們可以利用計算機進行建筑、服裝等行業的輔助設計，電子輔助設計也同步發展起來。在從CAD工具到EDA工具的進化過程中，電子設計工具的人機界面能力越來越高。在利用EDA工具進行電子設計時，邏輯圖、分立電子原件作為整個越來越復雜的電子系統的設計已不適應。任何一種EDA工具，都需要一種硬件描述語言來作為EDA工具的工作語言。這些眾多的EDA工具軟件開發者，各自推出了自己的HDL語言。2.3.2、VHDL的主要特點作為硬件描述語言的第一個國際標準，VHDL具有很強的可移植性：1】 具有豐富的模擬仿真語句和庫函數，隨時可對設計進行仿真模擬，因而

29、能將設計中邏輯上的錯誤消滅在組裝之前，在大系統的設計早期就能查驗設計系統功能的可行性；2】 設計層次較高，用于較復雜的計算時能盡早發現存在的問題，從而縮短設計周期；3】 VHDL的設計不依賴于特定的器件，方便了工藝的轉換；支持大規模設計的分解和已有設計的再利用；4】 對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動地把VHDL描述設計轉變成門級網表；VHDL用源代碼描述來進行復雜控制邏輯的設計，靈活又方便，同時也便于設計結果的交流、保存和重用。2.3.3、VHDL語言的優勢常用的硬件描述性語言有VHDL、Verilog和ABEL語言。VHDL語言起源于美國國防部

30、的VHSIC，VHDL是一種高級描述語言，適用于行為級和RTL級的描述相對與Verilog語言和ABEL語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優點：1、 設計方法靈活、支持廣泛VHDL語言可以支持自頂至下（TopDown）和基于庫（LibraryBased）的設計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設計。其范圍之廣是其它方法所不能比擬的。目前大多數EDA工具幾乎都支持VHDL語言。這給VHDL語言進一步推廣和應用創造了良好的環境。2、 系統硬件描述能力強VHDL語言具有多層次描述系統硬件功能的能力，可以從系統的框圖直到門級電路。另外，高層次的

31、行為描述可以與低層次的RTL描述和結構描述混合使用。其他HDL語言如UDL/I、Verilog等對系統級的功能描述能力較弱。3、 VHDL語言描述與工藝不發生關系在用VHDL語言設計系統硬件時，沒有嵌入工藝信息。采用VHDL語言的設計，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應的工具將設計映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時，只要改變相應的映射工具就行了。由此可見，修改電路和改變工藝之間的相關性較小。4、 VHDL語言標準、規范，易于共享和復用 由于VHDL語言已成為一種IEEE的工業標準，這樣，設計成果便于復用和交流，反過來也更進一步推動VHDL語言的推廣及

32、完善。基于上述的特點，可知VHDL語言可讀性好，又能被計算機識別。VHDL語言中設計實體、程序包、設計庫，為設計人員重復利用已有的設計提供了諸多技術手段。可重復利用他人的IP（Intelligence Property）模塊和軟核（Soft Core）也是VHDL的另一特色，許多設計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達到事半功倍的效果。這樣，設計人員自行開發的IP模塊在集成電路設計中占有重要的地位。因此本設計采用VHDL語言設計一個完善的HDB3碼編、譯碼器。2.4、軟件開發工具這類軟件一般由PLD/FPGA芯片廠家提供，基本都可以完成所有的設計輸入（原理圖或HDL）

33、，仿真，綜合，布線，下載等工作。Altera公司開發的Maxplus 和Quartus 都是曾經最優秀的PLD開發平臺之一，適合開發早期的中小規模PLD/FPGA，使用者眾多。目前Altera已經停止開發Maxplus，而轉向Quartus 軟件平臺。Xilinx公司開發的Foundation和ISE是Xilinx公司上一代的PLD開發軟件，目前Xilinx公司已經停止開發Foundation，轉向ISE軟件平臺，現在的ISE是公司目前主體的PLD/FPGA開發軟件。Lattice公司開發了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發軟件，目前最新軟件

34、改名為：ispLEVER。這個軟件是最新一代的PLD集成開發軟件，取代了ispEXPERT，成為PLD/FPGA設計的主要工具。第三章 DDS工作原理和主要特點DDS實現頻率合成的原理主要是通過查找表的方式來進行的。如下圖：圖1中的存儲表中存儲了一個周期的波形采樣值的ROM（如：要產生正弦波時，存儲表中存儲的就是一個周期的正弦波的采樣值）。當周期地給出特定地址后，ROM就輸出相應的采樣值。輸入DDS的頻率字和一確定的相位值是相對應的，在相位累加器的累加下產生所需要的地址。因為輸入ROM的地址是周期重復的，輸出的采樣值經過D/A和濾波器后就得到和輸入頻率字唯一對應的頻率的周期波形。因此只要給出一

35、定范圍的頻率字就可以得到一定范圍的周期波形，從而達到產生特定信號的功能。3.1、DDS的基本工作原理3.1.1、DDS采樣量化DDS是一種從相位概念出發直接合成所需波形的數字頻率合成技術。與傳統的頻率合成技術相比，DDS技術具有很高的頻率分辨率，可以實現快速的頻率變化，并且在頻率改變時能保持相位連續，容易實現對信號頻率、相位的多種調制，易于功能擴展和數字化集成等優點，滿足了現代電子系統的許多要求。隨著數字技術的飛速發展，DDS正逐步取代PLL鎖相環，得到越來越廣泛的應用。正弦信號可以用下式來描述：式（1）中的時間t是連續的，為了用數字方式實現，必須進行離散化處理。用周期為Telk的基準時鐘對信

36、號進行采樣和量化。如圖2所示：采樣周期為Tdk采樣頻率Fclk=1/Tclk。不難看出，連續兩次采樣之間的相位增量 將整個周期分成2N份，則相位的量化單位。若，代入式（2）可得。更一般的情況是為S的M倍，即可得到輸出信號的頻率；M稱為頻率控制字（tuning word）。由式（3）可見，M決定了輸出信號的頻率，且兩者是簡單的線性關系。可以看出，當采樣頻率一定時，通過控制兩次連續采樣之間的相位離散波形序列的頻率：M經保持和濾波后，可唯一地恢復出此頻率的模擬信號。圖1是DDS的原理圖。相位累加器可在每一個時鐘周期來臨時將頻率控制字M所決定的相位增量累加一次，如果記數大于2N，則自動溢出：LUT（查

37、找表）實際上是一個存儲器（ROM），其中存儲著一個周期正弦波的幅度量化數據，用于實現從相位到幅度的轉換。相位累加器的輸出作為LUT的地址值，LUT根據輸入的地址（相位）信息讀出幅度信號，達到D/A轉換器中轉換為模擬量，最后通過濾波器輸出一個平滑的模擬信號。3.1.2、DDS的基本參數推導根據式（3），可以確定DDS的基本參數： （4）此時每2N個時鐘周期輸出一個周期的正弦波。 當N比較大時，對于較大范圍內的M值，DDS系統都可以在一個周期內輸出足夠的點，保證輸出波形失真很小。當基準時鐘確定后，輸出信號頻率Fclk頻率控制字M之間必須滿足采樣定理，即Fclk應大于f0的2倍。實際應用中，為保證輸出波形的質量，Fclk至少應為f0的4倍。由于D/A轉換電路的轉換時間應小于1/Fclk，因此DDS系統的時鐘頻率、信號輸出頻率主要由D/A轉換器的性能決定。3.2、DDS的主要特點1】DDS的頻率分辨率在相位累加器的位數N足夠大時，理論上可以獲得相應的分辨精度，這個傳統方法難以實現的2】DDS是一個全數字結構的開環系統，無反饋環節，因此其速度極快，一般在毫微秒量級3】DDS的相位誤差主要是依賴于時鐘的相位特性，相位誤差小。另外，DDS的相位是連續變化的，形成的信號具有良好的頻譜，這是傳統的直接頻率合成方法無法實現的4】 頻率切換時相位連續5】 可以輸出帶寬正交信號6】 輸出相位