1、“單數碼管顯示實驗”的實驗步驟1利用新建工程向導創建一個新工程。打開建立新工程管理窗口。選擇FileNew Project Wizard，如圖1-1所示，即彈出新建工程向導說明窗口如圖1-2所示，熟悉以后可以選擇以后不必顯示該窗口，點擊next進入建立工程文件夾、工程名和實體名窗口，如圖1- 4所示。任何一項設計都是一項工程(project)，必須首先為此工程建立一個放置與此工程相關的所有文件的文件夾，此文件夾將被 QuartusII 默認為工作庫（Work Library）。圖1-4中的第一行設置工程庫文件夾，第二行為此項工程設置工程名，第三行為當前工程頂層文件的實體名，默認與工程名一致。

2、圖1-1 圖1-2 圖1-3 圖1- 42. 將設計文件加入工程。如果此前已經設計了一些此工程的設計文件，則可點擊圖1-5 File欄右邊的按鈕，查找與工程相關的所有設計文件加入到工程中。如果沒有，則直接點擊Next進入下一步。 圖1-53. 選擇目標器件。在如圖1-6所示窗口中，首先在Family下拉列表框中選擇芯片系列。在右側的Package欄選擇芯片的封裝方式，在Pin count欄選擇芯片的管腳數，在Speed grade欄選擇芯片速度級別。在Available devices框中將顯示符合以上條件的一些芯片，從中選擇與EDA實驗開發箱上一致的FPGA芯片，然后點擊Next進入下一步。

3、 圖1-64. 設置其它EDA工具。在如圖1-7所示的窗口中，有3項選擇：Design Entry/Synthesis 用于選擇輸入的HDL類型和綜合工具；Simulation用于選擇仿真工具；Timing Analysis用于選擇時序分析工具。這是除QuartusII自含的所有設計工具以外，還可以外加的工具。如果都不選擇，就表示僅使用QuartusII自含的所有設計工具，點擊Next進入下一步。 圖1-75. 結束設置。在如圖1-8所示的窗口中，列出了此項工程相關的設置情況。最后單擊Finish按鈕，就設定好了此工程，并出現seg7_4的工程管理窗口(圖1-9)Project navigat

4、or。可以選擇ViewUtility WindowProject navigator開/關此管理窗口。在工程管理窗口的Hierarchy頁，主要顯示芯片資源占用情況；在Files頁，顯示工程中設計文件和仿真文件等；在Design Unites頁，主要顯示本工程項目的層次結構和各層次的實體名； 圖1-8 圖1-96. 新建VHDL設計文件并保存。選擇FileNew得到如圖1-10的文件選擇窗口，在Design Files中選擇VHDL，點擊OK進入VHDL文本編輯窗口如圖1-11所示。在VHDL文本編輯窗口中鍵入設計文件，保存時注意文件名與實體名必須一致。如圖1-12所示。 圖1-10 圖1-1

5、1 圖1-12VHDL源文件如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;Entity seg7_4 is PORT ( BCD_in : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -輸入四位BCD碼 SG_out : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); -輸出七位字形碼 END;ARCHITECTURE one OF seg7_4 IS BEGIN PROCESS(BCD_in) BEGIN CASE BCD_in IS WHEN "0000" => SG_out &l

6、t;= "0111111" WHEN "0001" => SG_out <= "0000110" WHEN "0010" => SG_out <= "1011011" WHEN "0011" => SG_out <= "1001111" WHEN "0100" => SG_out <= "1100110" WHEN "0101" => SG_o

7、ut <= "1101101" WHEN "0110" => SG_out <= "1111101" WHEN "0111" => SG_out <= "0000111" WHEN "1000" => SG_out <= "1111111" WHEN "1001" => SG_out <= "1101111" WHEN "1010" =>

8、 SG_out <= "1110111" WHEN "1011" => SG_out <= "1111100" WHEN "1100" => SG_out <= "0111001" WHEN "1101" => SG_out <= "1011110" WHEN "1110" => SG_out <= "1111001" WHEN "1111"

9、=> SG_out <= "1110001" WHEN OTHERS => NULL ; END CASE ; END PROCESS; END;7. 啟動全程編譯。設置編譯焦點如圖1-13所示。QuartusII編譯器是由一系列處理模塊構成，包括：對設計項目檢錯、邏輯綜合、結構綜合、輸出結果的編輯配置，以及時序分析。在這一過程中，將設計項目適配到FPGA/CPLD目標器件中，同時產生多種用途的輸出文件，如功能和時序信息文件、器件編程目標文件等。選擇ProcessingStart Compilation啟動全程編譯，如圖1-14所示。QuartusII將對

10、設計項目進行多項處理，其中包括：排錯，數據網表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序分析等。 圖1-13 圖1-14編譯過程中，要注意工程管理窗口下方的Processing欄中的編譯信息，如果設計文件有錯誤，將會在其中用紅色字顯示出來。對于Processing欄顯示的語句格式錯誤，可以雙擊此條信息，即彈出對應的VHDL文件，在深色標記處即為文件中的錯誤所在，改正后再次啟動編譯，直至排除所有錯誤，顯示編譯成功如圖1-15。 圖1-158. 邏輯功能仿真。首先建立仿真波形文件，選擇FileNew，在New窗口的Verification/Debu

11、gging Files項目中選擇Vector Waveform File，可以打開如圖1-16所示的波形文件編輯器。 添加需要觀察的輸入、輸出節點或總線。在波形文件編輯窗口的左區NAME下方點擊鼠標右鍵，在彈出的菜單中選擇InsertInsert Node or Bus，彈出添加節點或總線窗口如圖1-17所示，在其中點擊Node Finder后彈出圖1-18所示窗口，在Filter欄選擇Pins：all，點擊List后將在Nodes Found欄列出所有的輸入輸出引腳信號，可以選擇全部或一部分進行觀察。點擊OK后進入下一步添加多個項目如圖1-19 ，點擊OK完成添加。 圖1-16 圖1-18

12、圖1-19設置仿真時間區域，通常設置在數十微秒間。選擇EditEnd Time彈出圖1-20所示窗口，本次設計輸入信號只有八種組合，所以可將時間區域設置為1微秒。編輯輸入波形（即輸入激勵信號）。選擇ViewFit in Window即可在波形編輯窗口內看見整個時間區域（先前已經設置為1微秒）。在輸入信號a的幅度設定區，按下鼠標左鍵向右拖，被選定范圍顏色變深，再用左鍵點擊窗口左側畫圖工具欄中的高電平或低電平，設置好的輸入波形如圖1-21所示。 圖1-20 圖1-21仿真器參數設置。選擇AssignmentSetting命令，在Setting窗口的CategorySimulation Settin

13、g下選擇Timing（即時序仿真），并選擇仿真激勵文件seg7_4.vwf。選擇Simulation Options欄，確認選定Simulation coverage reporting復選框：毛刺檢測為1ns寬度；選中Run Simulation unit all vector stimuli are used復選框等。啟動仿真器。選擇ProcessingStart Simulation命令，直到出現Simulation was successful，仿真結束，得到圖1-22所示的仿真結果。 圖1-229. 引腳鎖定。為了對所設計的七段顯示譯碼器進行硬件測試，應將其輸入輸出信號鎖定在芯片確定的引腳上，編譯后下載。選擇AssignmentPins進入圖1-23所示管腳編輯窗口Pin Planner。在Location欄的下拉框中選擇相應的引腳號。 圖1-23 圖1-2410. 編程下載。打開編程窗口，選擇ToolProgrammer命令，彈出圖1-25所示窗口。在Mode下拉列表框中選擇JTAG模式（默認）。設置編程器