1、6 6 硬件設計硬件設計 6.1 6.1 電源設計電源設計6.2 6.2 時鐘設計時鐘設計 6.3 6.3 驅動、隔離及電平轉換驅動、隔離及電平轉換6.4 6.4 EDA軟件軟件 6.5 6.5 電磁兼容性電磁兼容性6.6 6.6 高速高速PCBPCB設計設計6.7 6.7 系統信號完整性分析與軟件仿真系統信號完整性分析與軟件仿真6.1 6.1 電源設計電源設計 6.1.1 電源需求電源需求 常見的有5 V、3.3 V、2.5 V、1.8 V、1.2 V等。一般來說，1.8 V、1.2 V等是DSP或FPGA的內核電源，5 V、3.3 V、2.5 V為IO電源。數字電源的電流通常較大，一片高速

2、DSP需要12 A，FPGA需要1 A，存儲器需要0.2 A，所以一塊電路板的平均電流常達到6 A以上。數字電源一般要求誤差范圍不超過10，而對于1.2 V等低壓，要求誤差范圍不超過5。對紋波的要求較寬松，對于60 mV以下的紋波，數字元件都可正常工作。紋波和噪聲是電源質量的直接反映。 模擬電路如AD、運放、DA等需要線性電源，常見的線性電源有5 V、 12 V、 15 V、 18V等。模擬電源的電流不大，但要求有較高的精度和質量，紋波和噪聲要很低。在較高速的運放、DA等模擬器件上，都對電源進行了處理，對低頻的紋波可以達到60110 dB的衰減，但對10 kHz以上的紋波或噪聲，衰減作用就很有

3、限。 6.1.2 電源的種類及選用（專用電源的種類及選用（專用ICIC） 化學電源：如電池線性穩壓電源（低壓差線性穩壓器LDO ） 優點：穩定性高，紋波小，可靠性高，易做成多路、輸出連續可調的模塊。缺點：體積大，較笨重，效率相對較低。 開關型直流穩壓電源（PWM 、PFM ） 優點：體積小，重量輕，穩定可靠；可以升壓、降壓或轉換電壓極性。缺點：紋波較大，紋波峰峰值一般為輸出電壓的1 。開關電源分類：ACDC電源 DCDC電源 模塊電源 6.1.3 電源的設計要求電源的設計要求 輸入電壓允許范圍和輸出電壓允許范圍需求電流大小電源穩定性電壓紋波損耗加電順序體積輻射保護電路 6.1.4 電源安全設計

4、電源安全設計 慎重加電 負載電流的變化對電壓的影響多電源系統和多電源芯片，注意上電次序浪涌電壓保護、EMIRFI抑制、散熱問 題電源電流的裕量設計常取1540 6.1.5 電源設計舉例電源設計舉例解決了線性電源在空間、解決了線性電源在空間、效率和重量方面的限制。效率和重量方面的限制。 6.2 6.2 時鐘設計時鐘設計6.2.1 時鐘電路的選擇原則時鐘電路的選擇原則 主頻最高可達1GHz以上，晶振通過片內PLL來倍頻，PLL電源LC濾波。 6.2.2 時鐘電路電源和地的設計時鐘電路電源和地的設計 鐵氧體磁珠(ferrite bead)濾波，10uF鉭電容和0.1uF電容濾波 ，阻抗匹配，盡量少使

5、用過孔。 6.2.3 系統時鐘與局部時鐘系統時鐘與局部時鐘 相參(同源) 和非相參(不同源) ，專門的時鐘驅動器，時鐘同步、數據傳輸的問題。 6.2.4 時鐘的影響時鐘的影響 方波信號產生高次諧波分量，盡量選擇低速時鐘，走線最短，屏蔽（保護地、屏蔽電纜），用正弦波（隔離變壓器）。 6.3 6.3 驅動、隔離及電平轉換驅動、隔離及電平轉換6.3.1 驅動和隔離驅動和隔離 總線驅動器可帶很多個負載，另一作用是隔離；模數電路間加驅動器，隔離相互干擾；器件懸空引腳：輸入引腳接固定電平，以降低電路噪聲和功耗。 6.3.2 電平轉換電平轉換 3.3 V與5 V、DSP與外圍器件的接口、其他類型的電平轉換（

6、RS232、RS485、26LS32/32） 6.4 EDA軟件軟件 高速實時系統設計的主要軟件是電子設計自動化(EDA)軟件；對具體的電路實現來說，EDA軟件通常包括系統設計（SPW、DSP）、PCB設計、FPGA設計以及ASIC設計等等。 6.4.1 PCB設計設計 在PCB領域，EDA軟件的強大功能主要包括強大的設計與編輯功能、豐富的庫資源、高效的數字與模擬仿真、信號完整性分析、板級互連時序驗證等。PCB行業的主要廠商有Cadence、Mentor、PADs、Viewlogic、Zuken等。最常用的是PROTEL軟件。 EDA中的PCB設計產品主要包括以下內容： 具有模擬和混合信號設計

7、能力；有豐富的設計功能：符號庫、電特性、熱特性等等；采用TopDown設計模式，使電路表述更清晰；有自由傳送數據功能，可在原理圖做功能仿真；可加入布圖信息，便于PCB布局。 可進行原理圖仿真，顯示模擬、數字波形；可根據布線延遲反標后進行時序仿真，實現信號系統排錯；可進行模擬信號分析，如傅立葉變換、協方差、卷積等。 從電路板數據庫自動生成完整的熱模型；在電路板設計早期進行熱分析，可增強PCB設計的一次成功性。 有交互式自動布局布線工具；支持物理約束的設計方法；可完成從單面PCB到多層板設計。 有符合加工工藝的布圖建議；支持工業界最廣泛的底層技術(標準格式)；有CAM輸出工具，從光繪、版圖到數控機

8、床加工中心，可直接生產試驗電路板。 有高層次、總線功能時延描述；可生成標準時延文件，供電氣規則驅動布線。 因此可以看出，EDA中的PCB工具是一個包括了多功能設計輸入、模擬數字仿真、熱分析、自動布線、自動布圖、時延分析、電氣規則驅動布線等多種強大功能的系統軟件，是高速實時電路設計的保障條件。 采用采用EDA的的PCB工具的設計流程是：工具的設計流程是： 以Top-Down方式建元件庫、繪制系統原理圖 建幾何封裝庫及元件與封裝映射關系 準備PCB版圖設計數據，生成網絡表 拓撲規則設置、阻抗計算、規則驅動的布局布線 信號分析：TLC傳輸線分析、XTK串擾分析 驗證高速器件的板級時延、按電氣要求驅動

9、的布線 調整、基于IBIS模型的信號完整性分析 生成Gerber格式光繪數據文件、送制板廠家加工 6.4.2 CPLDFPGAASIC設計設計 CPLDFPGAASIC設計可以采用單一芯片實現整個數字信號處理系統即“片上系統(SOC)”；其中CPLDFPGA又有可多次編程，反復擦寫的功能，因此在樣機階段有獨到的優勢，其大致的設計流程是： 設計輸入：原理圖、硬件描述語言(VHDL、Verilog等)、狀態機、布爾函數等；一般應采用層次化設計 邏輯綜合，產生網表文件XNF或EDIF 功能仿真 邏輯分割及映射 布局、布線 延時信息反標、時序仿真 產生配置文件 總之，EDA的PCB技術追求的是在系統設

10、計階段排除一切可能導致系統失效的因素，從而保證整個系統設計、生產、調試一次通過成功( First Pass Success )。而其中的CPLDFPGA /ASIC設計又有減小系統體積、功耗，在單片上集成整個系統的可能，因此是高速實時數字信號處理系統設計的重要保證。 6.5 6.5 電磁兼容性電磁兼容性6.5.1 電磁干擾的要素及其種類電磁干擾的要素及其種類 1 電磁干擾的要素電磁干擾的要素 干擾源、傳播路徑、敏感器件2 抗干擾設計的基本原則抗干擾設計的基本原則 抑制干擾源，切斷干擾傳播路徑，提高敏感器件的抗干擾能力。干擾：電路內信號間的干擾，信號和外界間的干擾。空間上分開、含有地線的雙絞線/

11、屏蔽線、保護地等。 6.5.2 電路內干擾電路內干擾 選擇合理的導線寬度 采用正確的布線策略 避免長距離的平行走線 采取圓滑走線 避免線寬突變，采用淚滴焊盤過孔可減少輻射，并增強焊盤過孔的附著力。6.5.3 外界干擾外界干擾 干擾源：手機電臺(發射時)、開關電源、電機、 電錘等。 遠離干擾源、并采取屏蔽措施：在電路板的外層敷設大面積的地或整個外層設為地(背面) ；將機箱殼嚴密封閉，內部風冷加導熱軌；在多插板的機箱內，在電路板間加屏蔽網(散熱)；若板間距離太小(例如CPCI機箱內板間距離僅為2cm)，可在多余空出的插槽位置插入屏蔽板。6.6 高速高速PCB設計設計 電路板設計時應考慮的因素主要是

12、： （1）導線銅箔厚度、寬度和長度，決定了導線的電阻、電感、電容值以及電流容量； （2）相鄰導線間距，將影響線間竄擾； （3）電源線和地線布置，將影響信號間的公共阻抗干擾； （4）電路板上元件的布局，將影響導線的公共阻抗、空間電磁場干擾； （5）電路板的安裝位置，將使電路板在運行中受到機器內部溫升、元件振動等因素的影響。 1、電路板導線的特性阻抗 電路板導線的特性阻抗，直接影響到其抗干擾性能。信號線的特性阻抗一般為30100。 2、抑制電源線和地線阻抗噪聲 電路板上的數字電路工作時，有可能造成電路板內的電源電壓和地電位的波動，導致信號波形產生振蕩而引起電路誤動作。這主要是集成電路的開關電流和電

13、源線、地線的電阻所造成的電阻壓降，以及電感L所造成的電感壓降共同作用所致。比如：導線電感約10 nH/cm，電阻約5 m/cm，則電感引起的壓降為78 mV左右。由此可見，電感引起的電壓降相當大，必須采取必要的措施。 6.6.1 地線設計、電源去耦和電源線布置地線設計、電源去耦和電源線布置 一、地線設計一、地線設計 1、地線寬度、地線寬度 加粗地線能降低導線電阻，使它能通過三倍于電路板上的允許電流。不同導體寬度的允許電流是不一樣的，地線寬度應在23 mm（100mil）以上。 2、接地線構成閉環路、接地線構成閉環路 接地線構成閉環路要比梳子狀（圖7.1）能明顯地提高抗噪聲能力。閉環形狀能顯著地

14、縮短線路的環路，降低線路阻抗，從而減少干擾。但要注意環路所包圍面積越小越好。 單元1單元N匯流排匯流排 3、印刷電路板分區集中并聯一點接地、印刷電路板分區集中并聯一點接地 當同一電路板上有多個不同功能的電路時，可將同一功能單元的元器件集中于一點接地，自成獨立回路。這就可使地線電流不會流到其他功能單元的回路中去，避免了對其他單元的干擾。與此同時，還應將各功能單元的接地塊與主機的電源地相連接，如圖7.1所示。這種接法稱為“分區集中并聯一點接地”。為了減小線路阻抗，地線和電源線要采用大面積匯流排。 二、配置去耦電容方法二、配置去耦電容方法 電路板上裝有多個集成電路，而當其中有些元件耗電很大時，地線上

15、會出現很大的電位差。抑制電位 差的方法是在各集成器件的電源線和地線間分別接入去耦電容，以縮短開關電流的流通途徑，降低電阻壓降。這應視為電路板設計的一項常規做法。 1、電源去耦、電源去耦 在每個電路板入口處的電源線與地線之間并接退耦電容。并接的電容應為一個大容量的電解電容（10100uF）和一個無極性電容（0.010.1uF）。并接兩個電容的目的是：并接大電容為了去掉低頻干擾成分，并接小電容為了去掉高頻干擾部分，如圖7.2所示。低頻去耦電容用鋁或鉭電解電容，高頻去耦電容采用自身電感小的獨石、云母或陶瓷電容。 2、集成芯片去耦、集成芯片去耦 原則上每個集成芯片都應安置一個0.1uF的電容器，每41

16、0個芯片安置一個110uF的限噪聲用的鉭電容器。這種電容器的高頻阻抗特別小，在500kHz200MHz范圍內阻抗小于1而且漏電流很小(0.5uA以下）。 對于抗噪聲能力弱，關斷電流大的器件和ROM、RAM存儲器，應在芯片的電源線（VCC）和地線（GND）間直接接入去耦電容。 圖7.3畫出了去耦電容在電路板上的安裝位置。 安裝電容器時，務必盡量縮短電容器的引線（貼片）。安裝每個芯片的去耦電容時，應將去耦電容器必須安裝在本集成芯片的VCC和GND線，若錯誤地安裝到別的GND位置，便失去了抗干抗作用，如圖7.4所示。 三、電源線的布置三、電源線的布置 電源線的布線方法除了要根據電流大小，盡量加大導線

17、寬度外，采取使電源線、地線的走向與數據信息傳遞方向一致，將有助于增強抗噪聲的能力。 6.6.2 高速電路的導線條形狀和布局高速電路的導線條形狀和布局 如果電路板上邏輯電路的工作速度不高，導線條的形狀無什么特別要求；若使用高速邏輯器件，因為用作導線的銅箔在90轉彎處使導線的阻抗不連續，而可能導致反射干擾，所以宜采用圖7.5中右上方的形狀，把彎成90的導線改成45，這將有助于減少反射干擾的發生。 電路板的插頭安排如圖7.5所示，每隔10個左右的引線設置一條寬13mm的地線線條地線線條，并在插頭處并接合適的去耦電容，以對穩壓電源母線去耦。 6.6.3 電路板輻射噪聲及其抑制電路板輻射噪聲及其抑制 當

18、電路板上的元件和導線工作在高頻時，便會向空間發出輻射干擾。輻射干擾源來自那些高頻數字信號，如高頻振蕩器等。 為了抑制高頻輻射噪聲，在高頻電路中應采取以下措施： （1）盡量加粗接地導線，以降低噪聲對地阻抗。 （2）滿接地。在電路板上除供傳輸信號用的導線外，把電路板上沒有被器件占用的面積全作為接地線，稱為“滿接地”（polygon plane）。 （3）安裝接地板。可以把一塊鋁板或鐵板附加在電路板的背面做接地板，或者將電路板放置在兩塊鋁板或兩塊鐵板之間，成為雙面接地板。安裝時應使單塊或雙塊接地板盡量靠近電路板，以取得良好的抑制輻射噪聲效果。另外，安裝的接地板必須與系統的信號地端連接，并尋找最佳接地

19、點，否則將降低抑制輻射噪聲的效果。 （4）妥善布置導線。合理而又妥善地布置電路板內及板外信號傳輸線也能起到抑制高頻輻射噪聲的效果。例如，高速信號線要用短線；信號線間所形成的環路面積要最小；主要信號線最好匯集在中央；時鐘發生電路力求布置在靠近中央的部位；為避免信號線間竄擾，兩條信號線切忌平行，而且應采取垂直交叉 方式，或者拉開兩線的距離，也可以在兩條平行的信號線之間增設一條地線地線。尤其注意與外界相連、向外發送信號的信號線，有時能把外界的干擾信號接收進來，起到類似天線的作用。總之，必須根據具體情況，妥善布局，以降低噪聲干擾。 6.6.4 電路板電路的布線方式電路板電路的布線方式 電路板是整個電路

20、設計的重要環節，因此布線方法對抗擾性能有直接影響。除了前面提到的一些布線原則外，下面再補充一些其他走線方式及原則。 一、電路板的布線原則一、電路板的布線原則 （1）導線間距離要盡量加大。對于信號回路， 銅箔條的相互距離要有足夠的尺寸，而且這個距離要隨信號頻率的升高而加大，尤其是頻率極高或脈沖前沿十分陡峭的情況更要注意。因為只有這樣才能降低導線間分布電容的影響。 （2）采用隔離走線。在許多不得不平行走線的電路布置時可先考慮圖7.6所示方法，即兩條信號線中加一條接地的隔離走線。 （3）短接線。在線路無法排列或只有繞大圈才能走通的情況下，干脆用絕緣“飛線”接連，而不用印刷線，或采用雙面印刷“飛線”或

21、阻容元件引線引線直接跨接，如圖7.6所示。 （4）對于電路板上容易接收干擾的信號線，不能與能夠產生干擾或傳遞干擾的線路長距離范圍內平行鋪設。必要時可在它們之間設置一根地線，以實現屏蔽。 （5）對雙面布線的電路板，應使兩面線條垂直交叉，以減少磁場耦合，有利于抑制干擾。 （6）高電壓或大電流線路對其他線路容易形成干擾，而低電平或小電流信號線路容易受到感應干擾。因此，布線時使兩者盡量相互遠離，避免平行鋪設，采用屏蔽等措施。 （7）交流與直流電路分開；輸入阻抗高的輸入端引線與鄰近線分開；高電壓、大電流的輸出線與鄰近引線分開；輸入、輸出線分開。這樣做的目的是為了防止“竄擾”。 （8）所有線路盡量沿地線鋪

22、設，且應沿直流地鋪設，盡量避免沿交流地鋪設。 （9）盡量減小電源線走線的有效包圍面積。 （10）在電路板上盡量避免開口或開槽，特別是地線層或靠近電流走線處。開口或開槽可能會增加電源路徑有效包圍面積。 （11）走線不要有分支或纏結，這樣可避免在高頻信號時會導致反射干擾或發生諧波干擾，如圖7.6所示。 （12）在敏感元件接線端頭采用抗干擾保護環。保護環不能當做信號回路，只能單點接地。被保護環包圍的部分，有效抑制了漏電對其造成的干擾，同時也使包圍部分的輻射減小，如圖7.6所示。 （13）不要在電路板上留下空白銅箔層，因為它們可以充當發射天線或接收天線，因此可將它們接地，如圖7.6所示。 二、自動布線

23、注意問題二、自動布線注意問題 目前，電路板的自動布線大多采用自動布線軟件來實現。自動布線軟件是根據事先人為規定的方法進行布線，其布線原則是充分利用電路板的面積資源，使線路排列最短。自動布線軟件不能判別元器件的應用特征，如區分高頻、低頻元件，高電壓、低電壓元件，電源線和信號線。由于工藝條件的復雜性，不同的電路板的可靠性要求也不一樣。所有這些，自動布線軟件根本無法辦到。因此，設計者必須親自參與并動手設計有關抗干擾的部分電路。 6.6.5 電路板的尺寸和元件布局電路板的尺寸和元件布局 電路板的尺寸大小要適中，過大時線條過長，阻抗增加，提高了成本，降低了抗噪聲的能力；過小時元器件過于密集，各個器件以及

24、線條間會互相干擾，散熱效果也不好。 在元件布局方面與其他邏輯電路一樣，應把相互有關的器件盡量放得靠近些，能獲得較好的抗噪聲效果。 在電路板上布置邏輯電路時，原則上應在出線端子附近放置高速器件，稍遠處放置低速電路和存儲器等，這樣的布置可降低公共阻抗耦合、輻射和竄擾等噪聲。 為了降低外部線路引進的干擾，光電隔離器(6N137、HCLP0601)、隔離用的變壓器(1:1、TL714、AD8611)以及濾波器等，通常應放在更靠近出線端子的地方。ADC、DAC等混合電路設計更重要。 元件在布局上也應考慮到散熱，最好把ROM、RAM、時鐘發生器等發熱較多的器件布置在電路板的偏上方部位（當電路板豎直安裝時）

25、或易通風散熱的地方。 易發生噪聲的器件、大電流電路等盡量遠離邏輯電路，如果條件許可，也可以另做電路板。圖7.7為各種組件位置分配的示意圖，供布置電路板時參考。 6.6.6 電路板的安裝方法和板間配線電路板的安裝方法和板間配線 電路板的安裝方法和板間配線的原則是：降低溫升和抑制連線上引進的干擾。 安裝和使用多塊電路板時，垂直安裝方式比水平安裝方式的散熱性能好，電路板的安裝位置應躲開機箱上的通風孔。對于多塊電路板之間的搭接線，應注意以下幾點： （1）板和板之間的信號線越短越好。 （2）所用導線的絕緣應良好，防止隨時間延遲而老化。 （3）邏輯電路的集成電路為TTL時，如果工作頻率低于1MHz，其配線

26、長度不超過40cm，則可使用單股導線；配線長度超過4090 cm時，則應該使用特性阻抗為100200的雙絞線，其中一根線與板內 的信號線相連，另一線的兩端與地線相連，形成干擾信號的回路；配線長度超過90150 cm，不僅應該使用雙絞線，而且應該接入終端匹配負載電阻；配線長度超過 150 cm時，應該使用集成化的專用線路驅動器一接收器（差分）和阻抗為5060的同軸電纜 (26LS31、26LS32)。 （4）對于象CMOS這樣輸入阻抗高、輸出負載能力較小的芯片，不易直接與外部配線，應通過總線緩沖器（如74AHC244/245）后再與長線配接。這樣可提高 CMOS芯片抵抗電磁干擾、靜電干擾的能力，

27、提高系統運行可靠性，如FPGA下載電纜可做到10m。 （5）低壓差分（LVDS）和光纖傳輸速度更高。 6.6.7 多層電路板設計多層電路板設計 一、多層布線的特點及發展一、多層布線的特點及發展 多層板是通過電鍍通孔把重疊在一起的N層印制電路板連接成一個整體。 1、多層布線特點、多層布線特點 多層布線之所以逐漸得到廣泛的應用，究其原因，有以下幾個特點： （1）多層板內部設有專用電源層、地線層，減小了供電線路的阻抗，從而減小了公共阻抗干擾。通過前面的介紹可知，導線的長度、厚度一定時，增加導線的寬度可以減小導線的特性阻抗，從而相應地減小公共阻抗的干擾。 （2）多層板采用專門地線層，對信號線而言都有均

28、勻接地面，信號線的特性阻抗穩定，易匹配，減少了反射引起的波形畸變。 通過前面的介紹可知，當電路板上裝有多個集成電路，并且其中有些元件耗電很多時，地線上會出現較大電位差。通過減小R和L將使電壓降能夠顯著減小。而多層板設計中，信號線與地層之間有均勻接地面，減小了R、L，保證了地線電位的穩定。 （3）采用專門的地線層加大了信號線和地線之間的分布電容，減小了串擾。串擾是指兩個或更多導體靠得比較近時，它們之間會有容性耦合，一個導體上的電壓大幅度變化時會向其它導體耦合電流。通常耦合電容反比于導體間的距離而正比于導體的面積。因而通過減小相鄰導體間的面積共增大相鄰距離，有利于減小串擾。采用多層布線，由于增加了

29、獨立地線層，大功率接地層上的噪聲就不會注入到其它層面上去，從而減小了高頻電流對敏感電路的影響。 （4）配線密度高。與相應尺寸的雙面電路板相比，多層電路板器件安裝面安裝密度大，配線密度高。 2、多層布線的發展、多層布線的發展 上面介紹了多層布線不同于單面、雙面布線的特點。正是由于多層布線具有這些特點，從而為電路設計人員提供了一種理想的解決噪聲問題的途徑。在常規的電路設計中，去耦電容安裝得當可以使串聯阻抗減小 80左右。但是，這種大幅度抑制電源電壓波動的措施，實質上是一種補救辦法。多層布線可以大幅度減少去耦電容，特別是電解電容，可靠性得到提高。更好的方法是不斷完善供電線路的設計，而多層布線的發展為

30、其提供了一種可能。當然，多層電路板還存在加工工藝復雜、成本 高的特點，這是阻礙其發展的因素。但隨著電路板技術的發展及大規模生產，多層電路板的使用將變得越來越廣泛。 例如，在超高速數據采集系統中，采用10層電路板，它們分別為：頂部元件層、數字地和模擬地層、數字連線層、5.2V電源層、5V和2V電源層、數字連線層、數字地和模擬地層、數字和模擬連線層、數字地和模擬地層以及底部元件層。頂層和底層都焊有元件。 又如，采用6層電路板，通常的分配方案為：頂部元件層（信號層）、電源層、信號層、信號層、地層、底部元件層（信號層）。 二、電源電路電磁干擾分析及相應抑制措施二、電源電路電磁干擾分析及相應抑制措施 電

31、磁兼容（EMC）是指對電磁環境進行設計的學科領域，通過研究和分析預測電磁干擾，提供抑制干擾的有效技術，進行合理設計，從而使電子系統和設備在共同的電磁環境中不受干擾的影響而相容地正常工作。電磁兼容的研究對象就是電磁干擾。隨著電子系統和設備數量的逐漸增多和性能的不斷提高，電磁干擾將越來越嚴重。而電源電路作為任何電子設備所不可缺少的部分，其性能的好壞直接關系到了設備性能的優劣。對電源電路系統來講，電磁干擾可分為輻射型和傳導型。輻射型干擾表現為電場或磁場的形式，而傳導型干擾總是以電壓或電流的形式來表現。 電源電路中功率器件的切換或電源電壓的波動過程，可以在連線上產生很大的干擾信號，它可以耦合到其它連線

32、上造成電磁干擾。因而元件的選擇對于控制電磁干擾（EMI）至關重要，而且電路板的布局和連線也具有同等重要的影響。 三、多層布線對抑制電磁干擾的作用三、多層布線對抑制電磁干擾的作用 這里從布線的角度，針對多層布線在抑制電磁干擾方面的作用加以分析。 高速布線中的一些規則高速布線中的一些規則 高速信號線要短，信號線和信號回路線所形成的環 路面積要最小。 為避免信號線之間的相互串擾，兩條信號線切忌平 行，而應采取垂直交叉方式；或者拉開兩線之間的 距離；也可在兩條平行的信號線之間增設一條地線。連線和電源線的走向盡量與數據傳輸方向垂直。 地線的設計不應該斷開，而應該設計成環路，這樣可以避免地線上出現較大的電位差而引起地電位波動，導致信號波形產生振蕩、電路誤動作。 敏感線四周加地線保護； 注意電平、速度匹配，流有余量； 串接匹配電阻，減小反射； 輸出盡量靠近GND，而遠離VCC； 同一性質的信號線（如數據線；地址線）可以平行，但間距盡量大。 上面給出了布線的一些規則。采用單面板、雙面板設計電源電路時有些規則并不能得到很好地實現。多層布線的使用彌補了這些不足。高密度的電源電路板上，兩個或更多導體靠得比較近時，它們之間存在容性耦合，一個導體上的大幅度電壓變化會向其它導體耦合電流。一般可以通過