1、FPGA設計基礎FPGA基本概念FPGA的發展和動向FPGA的應用領域FPGA工藝結構FPGA芯片廠家與代表產品硬件描述語言Verilog HDLFPGA編程與仿真FPGA調試FPGA在圖像處理中的應用7.1 FPGA基本概念 FPGA（FieldProgrammable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點 。7.1 FPGA基本概念 FPGA采用了邏輯單元陣列LCA（Logic Cell

2、Array）這樣一個概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。 現場可編程門陣列（FPGA）是可編程器件。7.1 FPGA基本概念 與傳統邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的結構，FPGA利用小型查找表（161RAM）來實現組合邏輯，每個查找表連接到一個D觸發器的輸入端，觸發器再來驅動其他邏輯電路或驅動I/O，由此構成了即可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連

3、接或連接到I/O模塊。7.1 FPGA基本概念 FPGA的邏輯是通過向內部靜態存儲單元加載編程數據來實現的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯接方式,并最終決定了FPGA所能實現的功能， FPGA允許無限次的編程 。CPLD內部結構CPLD實現邏輯功能原理f=(A+B)*C*(!D)=A*C*!D + B*C*!D FPGA查找表FPGA邏輯單元7.1 FPGA基本概念 可以毫不夸張的講，可以毫不夸張的講，FPGA能完成任何數字器件能完成任何數字器件的功能，上至高性能的功能，上至高性能CPU，下至簡單的，下至簡單的74電路，電路，都可以用都可以用F

4、PGA來實現。來實現。 FPGA如同一張白紙或如同一張白紙或是一堆積木，工程師可以通過傳統的原理圖輸入是一堆積木，工程師可以通過傳統的原理圖輸入法，或是硬件描述語言自由的設計一個數字系統。法，或是硬件描述語言自由的設計一個數字系統。通過軟件仿真，我們可以事先驗證設計的正確性。通過軟件仿真，我們可以事先驗證設計的正確性。7.1 FPGA基本概念 在在PCB完成以后，還可以利用完成以后，還可以利用FPGA/CPLD的在線修改能的在線修改能力，隨時修改設計而不必改動硬件電路。力，隨時修改設計而不必改動硬件電路。 使用使用FPGA來開來開發數字電路，可以大大縮短設計時間，減少發數字電路，可以大大縮短設

5、計時間，減少PCB面積，提面積，提高系統的可靠性。高系統的可靠性。 FPGA還可以做數字還可以做數字IC設計的前端驗證，設計的前端驗證，用這種方式可以很大程度上降低用這種方式可以很大程度上降低IC設計的成本。設計的成本。 FPGA的的這些優點使得這些優點使得FPGA技術在技術在90年代以后得到飛速的發展，年代以后得到飛速的發展，同時也大大推動了同時也大大推動了EDA軟件和硬件描述語言（軟件和硬件描述語言（HDL）的進）的進步。步。 7.2 FPGA的發展和動向 FPGA分為不同的應用，向著以下幾個方向發展：分為不同的應用，向著以下幾個方向發展： 更高的密度和速度（千萬門以上，速度更高的密度和速

6、度（千萬門以上，速度600MHz以上）；以上）； 更高的傳輸速度（更高的傳輸速度（10Gbps以上）；以上）； 更低的功耗、更低的成本（面向低成本應用）；更低的功耗、更低的成本（面向低成本應用）； 集成硬核處理器（雙核集成硬核處理器（雙核ARM Cortex A9，800M主頻）。主頻）。7.3 FPGA的應用領域 FPGA技術發展迅速，正在逐漸融合技術發展迅速，正在逐漸融合CPU和和DSP的功能；的功能； FPGA已經廣泛應用在如無線基站、千兆網已經廣泛應用在如無線基站、千兆網絡路由器、智能手機、便攜式產品、高端絡路由器、智能手機、便攜式產品、高端武器、視頻處理、航空航天等方方面面。武器、視

7、頻處理、航空航天等方方面面。 FPGA有逐步取代有逐步取代CPU和和DSP的趨勢。的趨勢。7.4 FPGA工藝結構 基于基于FLASH工藝（工藝（Actel） 基于基于PROM工藝（用于航天，工藝（用于航天，Actel） 基于基于SRAM工藝（最普遍，工藝（最普遍，Xilinx、Altera等）等）7.5 FPGA芯片廠家與代表產品 三大三大FPGA廠商及代表產品廠商及代表產品 Xilinx： 高端：高端：Virtex系列系列 中低端：中低端：Spartan系列系列 Altera： 高端：高端：Stratix系列系列 中端：中端：Arria GX系列系列 低端：低端：Cyclone系列系列 A

8、ctel： 低功耗：低功耗：IGLOO系列系列 混合信號：混合信號：SmartFusion 耐輻射：耐輻射：RTAX系列系列7.5 FPGA芯片廠家與代表產品 其他FPGA廠商： Lattice atmel FPGA開發流程7.6 硬件描述語言Verilog HDL HDL簡介 設計舉例術語定義(terms and definitions)硬件描述語言硬件描述語言HDL：描述電路硬件及時序的一種編程語言仿真器仿真器：讀入HDL并進行解釋及執行的一種軟件抽象級抽象級：描述風格的詳細程度，如行為級和門級ASIC：專用集成電路(Application Specific Integrated Circ

9、uit)ASIC Vender：芯片制造商，開發并提供單元庫自下而上的設計流程自下而上的設計流程：一種先構建底層單元，然后由底層單元構造更大的系統的設計方法 。自頂向下的設計流程自頂向下的設計流程：一種設計方法，先用高抽象級構造系統，然后再設計下層單元RTL級級：寄存器傳輸級(Register Transfer Level)，用于設計的可綜合的一種抽象級Tcl：Tool command Language, 向交互程序輸入命令的描述語言什么是硬件描述語言什么是硬件描述語言HDL 具有特殊結構能夠對硬件邏輯電路的功能進行描述的具有特殊結構能夠對硬件邏輯電路的功能進行描述的一種高級編程語言一種高級編

10、程語言 這種特殊結構能夠：這種特殊結構能夠： 描述電路的連接描述電路的連接 描述電路的功能描述電路的功能 在不同抽象級上描述電路在不同抽象級上描述電路 描述電路的時序描述電路的時序 表達具有并行性表達具有并行性 HDL主要有兩種：主要有兩種：Verilog和和VHDL Verilog起源于起源于C語言，因此非常類似于語言，因此非常類似于C語言，容易掌握語言，容易掌握 VHDL起源于起源于ADA語言，格式嚴謹，不易學習。語言，格式嚴謹，不易學習。 VHDL出現較晚，但標準化早。出現較晚，但標準化早。IEEE 1706-1985標準。標準。為什么使用為什么使用HDL 使用使用HDL描述設計具有下列

11、優點：描述設計具有下列優點： 設計在高層次進行，與具體實現無關設計在高層次進行，與具體實現無關 設計開發更加容易設計開發更加容易 早在設計期間就能發現問題早在設計期間就能發現問題 能夠自動的將高級描述映射到具體工藝實現能夠自動的將高級描述映射到具體工藝實現 在具體實現時才做出某些決定在具體實現時才做出某些決定 HDL具有更大的靈活性具有更大的靈活性 可重用可重用 可以選擇工具及生產廠可以選擇工具及生產廠 HDL能夠利用先進的軟件能夠利用先進的軟件 更快的輸入更快的輸入 易于管理易于管理Verilog的歷史的歷史Verilog HDL是在是在1983年由年由GDA(GateWay Design

12、Automation)公司公司的的Phil Moorby所創。所創。Phi MoorbyPhi Moorby后來成為后來成為Verilog-XLVerilog-XL的主要設計者和的主要設計者和CadenceCadence公司的第一個合伙人。公司的第一個合伙人。在在1984198519841985年間，年間，MoorbyMoorby設計出了第一個設計出了第一個Verilog-XLVerilog-XL的仿真器。的仿真器。19861986年，年，MoorbyMoorby提出了用于快速門級仿真的提出了用于快速門級仿真的XLXL算法。算法。19901990年，年，CadenceCadence公司收購了公

13、司收購了GDAGDA公司公司19911991年，年，CadenceCadence公司公開發表公司公開發表VerilogVerilog語言，成立了語言，成立了OVI(Open OVI(Open Verilog International)Verilog International)組織來負責組織來負責Verilog HDLVerilog HDL語言的發展。語言的發展。19951995年制定了年制定了Verilog HDLVerilog HDL的的IEEEIEEE標準，即標準，即IEEE1364IEEE1364。Verilog的用途的用途 Verilog的主要應用包括：的主要應用包括： ASICA

14、SIC和和FPGAFPGA工程師編寫可綜合的工程師編寫可綜合的RTLRTL代碼代碼 高抽象級系統仿真進行系統結構開發高抽象級系統仿真進行系統結構開發 測試工程師用于編寫各種層次的測試程序測試工程師用于編寫各種層次的測試程序 用于用于ASICASIC和和FPGAFPGA單元或更高層次的模塊的模型開發單元或更高層次的模塊的模型開發抽象級抽象級(Levels of Abstraction) VerilogVerilog既是一種行為描述的語言也是一種結構描述語既是一種行為描述的語言也是一種結構描述語言。言。VerilogVerilog模型可以是實際電路的不同級別的抽象。模型可以是實際電路的不同級別的抽

15、象。這些抽象的級別包括：這些抽象的級別包括：系統說明系統說明-設計文檔設計文檔/算法描述算法描述RTL/功能級功能級-Verilog門級門級/結構級結構級-Verilog版圖版圖/物理級物理級-幾何圖形幾何圖形行為綜合行為綜合綜合前仿真綜合前仿真邏輯綜合邏輯綜合綜合后仿真綜合后仿真版圖版圖抽象級抽象級(Levels of Abstraction) 在抽象級上需要進行折衷在抽象級上需要進行折衷系統說明系統說明-設計文檔設計文檔/算術描述算術描述RTL/功能級功能級-Verilog門級門級/結構級結構級-Verilog版圖版圖/物理級物理級-幾何圖形幾何圖形詳細程度詳細程度 低低 高高輸入輸入/仿

16、真速度仿真速度 高高 低低抽象級抽象級(Levels of Abstraction)VerilogVerilog可以在三種抽象級上進行描述可以在三種抽象級上進行描述行為級行為級 用功能塊之間的數據流對系統進行描述用功能塊之間的數據流對系統進行描述 在需要時在函數塊之間進行調度賦值。在需要時在函數塊之間進行調度賦值。RTL級級/功能級功能級用功能塊內部或功能塊之間的數據流和控制信號描述系統用功能塊內部或功能塊之間的數據流和控制信號描述系統基于一個已定義的時鐘的周期來定義系統模型基于一個已定義的時鐘的周期來定義系統模型結構級結構級/門級門級用基本單元用基本單元(primitive)或低層元件或低層

17、元件(component)的連接來描述系的連接來描述系統以得到更高的精確性，特別是時序方面。統以得到更高的精確性，特別是時序方面。在綜合時用特定工藝和低層元件將在綜合時用特定工藝和低層元件將RTL描述映射到門級網表描述映射到門級網表抽象級抽象級(Levels of Abstraction) 設計工程師在不同的設計階段采用不同的抽象級設計工程師在不同的設計階段采用不同的抽象級 首先在行為級描述各功能塊，以降低描述難度，提高仿真速度。首先在行為級描述各功能塊，以降低描述難度，提高仿真速度。 在綜合前將各功能模塊進行在綜合前將各功能模塊進行RTL級描述。級描述。 用于綜合的庫中的大多數單元采用結構級

18、描述。在本教程中的結用于綜合的庫中的大多數單元采用結構級描述。在本教程中的結構級描述部分將對結構級構級描述部分將對結構級(門級門級)描述進行更詳細的說明。描述進行更詳細的說明。 Verilog還有一定的晶體管級描述能力及算法級描述能力還有一定的晶體管級描述能力及算法級描述能力行為級和行為級和RTL級級MUX的行為可以描述為：只要信號的行為可以描述為：只要信號a或或b或或sel發生變化，如果發生變化，如果sel為為0則選擇則選擇a輸出；否則選擇輸出；否則選擇b輸出。輸出。module muxtwo (out, a, b, sel); input a, b, sel; output out; re

19、g out;always ( sel or a or b) if (! sel) out = a; else out = b;endmodule這個行為級這個行為級RTL描述不處理描述不處理X和和Z狀態輸入，并且沒有延時。狀態輸入，并且沒有延時。在行為級模型中，邏輯功能描述采用高級語言結構，如在行為級模型中，邏輯功能描述采用高級語言結構，如, while,wait,if, case。Testbench(test fixture)通常采用行為級描述。所有行為級結構在通常采用行為級描述。所有行為級結構在testbench描描述中都可以采用。述中都可以采用。RTL模型中數據流都是基于時鐘的。任何時鐘

20、元件在時鐘沿處的行為都要精模型中數據流都是基于時鐘的。任何時鐘元件在時鐘沿處的行為都要精確描述。確描述。RTL級描述是行為級級描述是行為級Verilog的子集。的子集。結構級描述結構級描述結構級結構級Verilog適合開發小規模元件，如適合開發小規模元件，如ASIC和和FPGA的單元的單元 Verilog內部帶有描述基本邏輯功能的基本單元內部帶有描述基本邏輯功能的基本單元(primitive)，如，如and門。門。 用戶可以定義自己的基本單元用戶可以定義自己的基本單元UDP(User Defined Privitives) 綜合產生的結果網表通常是結構級的。用戶可以用結構級描述粘接綜合產生的結

21、果網表通常是結構級的。用戶可以用結構級描述粘接(glue)邏輯。邏輯。下面是下面是MUX的結構級描述，采用的結構級描述，采用Verilog基本單元基本單元(門門)描述。描述描述。描述中含有傳輸延時。中含有傳輸延時。module twomux (out, a, b, sl); input a, b, sl; output out; not u1 (nsl, sl ); and #1 u2 (sela, a, nsl); and #1 u3 (selb, b, sl); or #2 u4 (out, sela, selb);endmodule綜合不綜合不支持支持!僅需一種語言僅需一種語言Veril

22、og的一個主要特點是可應用于各種抽象級。建模時可采用門的一個主要特點是可應用于各種抽象級。建模時可采用門級和級和RTL級混合描述，在開發級混合描述，在開發testfixture時可以采用行為級描述。時可以采用行為級描述。語言的主要特點語言的主要特點module(模塊模塊)module能夠表示：能夠表示：物理塊，如物理塊，如IC或或ASIC單元單元邏輯塊，如一個邏輯塊，如一個CPU設計的設計的ALU部分部分整個系統整個系統每一個模塊的描述從關鍵詞每一個模塊的描述從關鍵詞module開始，有一個開始，有一個名稱名稱（如（如SN74LS74，DFF，ALU等等），由關鍵詞等等），由關鍵詞endmod

23、ule結束。結束。module是層是層次化設計的基次化設計的基本構件本構件邏輯描述放在邏輯描述放在module內部內部語言的主要特點語言的主要特點模塊端口(module ports)端口在模塊名字端口在模塊名字后的括號中列出后的括號中列出端口可以說明為端口可以說明為input, output及及inout端口等價于硬件端口等價于硬件的引腳的引腳(pin)注意模塊的名稱DFF，端口列表及說明模塊通過端口與外部通信語言的主要特點語言的主要特點模塊實例化模塊實例化(module instances)module DFF (d, clk, clr, q, qb); .endmodulemodule R

24、EG4( d, clk, clr, q, qb); output 3: 0 q, qb; input 3: 0 d; input clk, clr; DFF d0 (d 0, clk, clr, q 0, qb 0); DFF d1 (d 1, clk, clr, q 1, qb 1); DFF d2 (d 2, clk, clr, q 2, qb 2); DFF d3 (d 3, clk, clr, q 3, qb 3);endmodule語言的主要特點語言的主要特點可以將模塊的實例通過端口連接起來構成一個大的系可以將模塊的實例通過端口連接起來構成一個大的系統或元件。統或元件。在上面的例子中

25、，在上面的例子中，REG4有模塊有模塊DFF的四個實例。注的四個實例。注意，每個實例都有自己的名字意，每個實例都有自己的名字(d0, d1, d2, d3)。實例。實例名是每個對象唯一的標記，通過這個標記可以查看每名是每個對象唯一的標記，通過這個標記可以查看每個實例的內部。個實例的內部。實例中端口的次序與模塊定義的次序相同。實例中端口的次序與模塊定義的次序相同。模塊實例化與調用程序不同。每個實例都是模塊的一模塊實例化與調用程序不同。每個實例都是模塊的一個完全的拷貝，相互獨立、并行。個完全的拷貝，相互獨立、并行。模塊實例化模塊實例化(module instances)一個完整的簡單例子一個完整的

26、簡單例子 test fixture被測試器件被測試器件DUT是一個二選一多路器。測試裝置是一個二選一多路器。測試裝置(test fixture)提提供測試激勵及驗證機制。供測試激勵及驗證機制。Test fixture使用行為級描述，使用行為級描述，DUT采用門級描述。下面將給出采用門級描述。下面將給出Test fixture的描述、的描述、DUT的描述及如何進行混合仿真。的描述及如何進行混合仿真。DUT 被測器件 (device under test) module MUX2_1 (out, a, b, sel); / Port declarations output out; input a

27、, b, sel; wire out, a, b, sel; wire sel_, a1, b1; / The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1);endmodule注釋行注釋行已定義的已定義的 Verilog基基本單元的本單元的實例實例a, b, sel是輸入端口，是輸入端口，out是輸出是輸出端口。所有信號通過這些端口從模端口。所有信號通過這些端口從模塊輸入塊輸入/輸出。輸出。另一個模塊可以通過模塊名及端口另一個模塊可以通過模塊名及端口說明使用多路器。實例化多路器時說明

28、使用多路器。實例化多路器時不需要知道其實現細節。這正是自不需要知道其實現細節。這正是自上而下設計方法的一個重要特點。上而下設計方法的一個重要特點。模塊的實現可以是行為級也可以是模塊的實現可以是行為級也可以是門級，但并不影響高層次模塊對它門級，但并不影響高層次模塊對它的使用。的使用。多路器由關鍵多路器由關鍵詞詞module和和endmodule開始及結束。開始及結束。Test Fixture templatemodule testfixture; / Data type declaration / Instantiate modules / Apply stimulus / Display re

29、sultsendmodule為什么沒為什么沒有端口？有端口？由于由于testfixture是最頂層模是最頂層模塊，不會被其它模塊實例化。塊，不會被其它模塊實例化。因此不需要有端口。因此不需要有端口。Test Fixture 如何說明實例module testfixture; / Data type declaration / Instantiate modules MUX2_1 mux (out, a, b, sel); / Apply stimulus / Display resultsendmodule多路器實例化語句多路器實例化語句MUXMUX的實例化語句包括：的實例化語句包括： 模塊名

30、字：與引用模塊相同模塊名字：與引用模塊相同 實例名字：任意，但要符合標記命名規則實例名字：任意，但要符合標記命名規則 端口列表：與引用模塊的次序相同端口列表：與引用模塊的次序相同Test Fixture 過程(procedural block)所有過程在時間所有過程在時間0執行一次執行一次過程之間是并行執行的過程之間是并行執行的 過程語句有兩種：過程語句有兩種： initial ：只執行一次：只執行一次 always ：循環執行：循環執行Test Fixture 過程(procedural block)通常采用過程語句進行行為級描述。通常采用過程語句進行行為級描述。test fixture的激

31、的激勵信號在一個過程語句中描述。勵信號在一個過程語句中描述。過程語句的活動與執行是有差別的過程語句的活動與執行是有差別的所有過程在時間所有過程在時間0處于活動狀態，并根據用戶定義的條件等待處于活動狀態，并根據用戶定義的條件等待執行；執行；所有過程并行執行，以描述硬件內在的并行性；所有過程并行執行，以描述硬件內在的并行性；Test fixture 激勵描述module testfixture; / Data type declaration reg a, b, sel; wire out; / MUX instance MUX2_1 mux (out, a, b, sel); / Apply s

32、timulus initial begin a = 0; b = 1; sel = 0; #5 b = 0; #5 b = 1; sel = 1; #5 a = 1; #5 $finish; end / Display resultsendmoduleTime Values a b sel0 0 1 05 0 0 010 0 1 115 1 1 1例子中，例子中，a, b, sela, b, sel說明為說明為regreg類數據。類數據。regreg類數據是寄存器類數據信號，在重新類數據是寄存器類數據信號，在重新賦值前一直保持當前數據。賦值前一直保持當前數據。#5 #5 用于指示等待用于指示等

33、待5 5個時間單位。個時間單位。$ $finishfinish是結束仿真的系統任務。是結束仿真的系統任務。Test Fixture 響應產生響應產生$time 系統函數，給出當前仿真時間$monitor 系統任務，若參數列表中的參數值發生變化，則在時間單位末顯示參數值。 $monitor (“format_specifiers”, );例如： $monitor($time, o, in1, in2); $monitor($time, , out, , a, , b, , sel); $monitor($time, “%b %h %d %o”, sig1, sig2, sig3, sig4);V

34、erilog提供了一些系統任務和系統函數，包括：提供了一些系統任務和系統函數，包括：注意不能注意不能有空格有空格Test Fixture 響應產生響應產生$time$time是一個系統函數，返回當前返回仿真時間。時間是一個系統函數，返回當前返回仿真時間。時間用用6464位整數表示。位整數表示。$monitor $monitor 在在時間單位時間單位末，若參數列表中的參數值發生末，若參數列表中的參數值發生變化則顯示所列參數的值。由變化則顯示所列參數的值。由$time$time引起的變化不會顯引起的變化不會顯示。示。$monitor$monitor系統任務支持不同的數基。缺省數基是十進系統任務支持

35、不同的數基。缺省數基是十進制。支持的數基還有二進制、八進制、十進制。制。支持的數基還有二進制、八進制、十進制。完整的完整的Test Fixturemodule testfixture; / Data type declaration reg a, b, sel; wire out; / MUX instance MUX2_1 mux (out, a, b, sel); / Apply stimulus initial begin a = 0; b = 1; sel = 0; #5 b = 0; #5 b = 1; sel = 1; #5 a = 1; #5 $finish; end/ Disp

36、lay results initial $monitor($time, out=%b a=%b b=%b sel=%b, out, a, b, sel);endmodule0 out= 0 a= 0 b= 1 sel= 05 out= 0 a= 0 b= 0 sel= 010 out= 1 a= 0 b= 1 sel= 115 out= 1 a= 1 b= 1 sel= 1結果輸出結果輸出時間單位末的概念時間單位末的概念timescale 1ns/1ns module testfixture; / Data type declaration reg a, b, sel; wire out; / MUX instance MUX2_1 mux (out, a, b, sel); / Apply stimulus initia