1、 基于vhdl語言的出租車計費器設計1 引 言最近幾年出租車行業發展迅速，在全國有幾千家出租車公司，因此出租車計費器的市場是龐大的。隨著電子科學技術的不斷發展，特別是集成電路的迅猛發展，電子設計自動化已經成為主要的設計手段。隨著eda技術的大力發展，fpga等數字可編程器件的出現，數字出租車計費器的設計也就變得更加簡單，而且性能更穩定、能實現較復雜的功能，且運用eda軟件可方便的在計算機上實現設計與仿真。本設計基于vhdl（fpga）語言是電子設計領域中最具活力和發展前途的一項技術，未來必定會取代部分落伍的數字元元件。1.1 課程設計目的隨著電子技術的不斷發展與進步，集成電路的設計方法也在不斷

2、地更新。時至今日，傳統的手工設計過程已經被先進的電子設計自動化（eda）工具所代替。只有以硬件描述語言和邏輯綜合為基礎的子項項下的電路設計方法才能滿足日趨復雜的集成電路系統設計需求，才能縮短設計周期以滿足設計對集成電路系統日益急迫的需求。在這種情形下，傳統的出租車計費器設計方法已不能跟上現在的節奏，以往的出租車計費器在功能上也遠不能滿足現實的需求。以往的出租車計費器的不穩定性，功能稍等缺點是的大家開始尋求更新的，功能更強大，性能更穩定，價錢更低廉的新型出租車計費器。而大規模可編程邏輯器件的出現，vhdl硬件描述語言的出現，使得這一切成為可能。本設計的研究目標和意義也就是要使用價錢低廉、性能穩定

3、、價錢低廉、可擴性強、適應目前出租車市場需求的出租車計費器，以解決目前出租車計費器存在的一系列問題。1.2課程設計要求1. 能實現計費功能，計費標準為：按行駛里程收費，起步費為10.00元，并在車行3公里后再按2元/公里，當計費器計費達到或超過一定收費(如20元)時，每公里加收50%的車費，車停止不計費。2. 實現預置功能：能預置起步費、每公里收費、車行加費里程。3. 實現模擬功能：能模擬汽車啟動、停止、暫停、車速等狀態。4. 設計動態掃描電路：將車費顯示出來，有兩位小數。5. 用vhdl語言設計符合上述功能要求的出租車計費器，并用層次化設計方法設計該電路。6. 各計數器的計數狀態用功能仿真的

4、方法驗證，并通過有關波形確認電路設計是否正確。7. 完成電路全部設計后，通過系統實驗箱下載驗證設計的正確性。 1.3 設計平臺max + plus是美國altera 公司的一種eda 軟件,用于開發cpld 和fpga 進行數字系統的設計。2 應用工具介紹作為當今最流行的計算機軟件系統，eda技術是以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。eda可提供文本輸入以及圖形編輯的方法將設計者的意圖用程序或者圖形方式表達出來，而我們經常用到的vhdl語言便是用于編寫源程序所需的最常見的硬件描述語言（hdl）之一。2.1 eda技術介紹e

5、da是電子設計自動化(electronic design automation)的縮寫,在20世紀90年代初從計算機輔助設計(cad)、計算機輔助制造(cam)、計算機輔助測試(cat)和計算機輔助工程(cae)的概念發展而來。eda技術是在電子cad技術基礎上發展起來的計算機軟件系統，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計1。eda技術就是以計算機為工具，設計者在eda軟件平臺上，用硬件描述語言hdl完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏

6、輯映射和編程下載等工作。典型的eda工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在eda平臺上完成的針對某個系統項目的hdl、原理圖或狀態圖形描述，針對給定的硬件系統組件，進行編譯、優化、轉換和綜合，最終獲得我們欲實現功能的描述文件。綜合器在工作前，必須給定所要實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用一定的方式聯系起來。也就是說，綜合器是軟件描述與硬件實現的一座橋梁。綜合過程就是將電路的高級語言描述轉換低級的、可與目標器件fpga/cpld相映射的網表文件。 在今天，eda技術已經成為電子設計的普遍工具，無論設計芯片還是設計系統，沒有eda工具

7、的支持，都是難以完成的。eda工具已經成為設計師必不可少的武器，起著越來越重要的作用。從目前的eda技術來看，其發展趨勢是政府重視、使用普及、應用廣泛、工具多樣、軟件功能強大。eda技術發展迅猛，完全可以用日新月異來描述。eda技術的應用廣泛，現在已涉及到各行各業。eda水平不斷提高，設計工具趨于完美的地步。2.2vhdl語言介紹電子設計自動化（eda）的關鍵技術之一是要求用形式化方法來描述數字系統的硬件電路。vhdl 硬件描述語言在電子設計自動化中扮演著重要的角色，他是eda 技術研究的重點之一。硬件描述語言是eda 技術的重要組成部分，vhdl 是作為電子設計主流硬件描述語言，vhdl（v

8、ery high speed integrated circuit hardware description language）于1983 年由美國國防部發起創建，由ieee進一步發展并在1987年作為ieee標準10760發布。因此，vhdl成為硬件描述語言的業界標準之一。vhdl作為ieee的工業標準硬件描述語言，得到眾多eda公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。vhdl語言具有很強的電路描述和建模能力，能從多個層次對數字系統進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性，使用vhdl語言，可以就系統的總體要求出發，自上而下地將設計內容細化，最后

9、完成系統硬件的整體設計。一個完整的vhdl程序包括以下幾個基本組成部分：實體（entity），結構體（architecture），程序包（package），庫（library）。其中，實體是一個vhdl程序的基本單元，由實體說明和結構體兩部分組成，實體說明用于描述設計系統的外部接口信號；結構體用于描述系統的行為，系統數據的流程或系統組織結構形式。程序包存放各設計模塊能共享的數據類型，常數，子程序等。庫用于存放已編譯的實體，機構體，程序包及配置。vhdl 語言的編譯環境有不同的版本，我們應用的是altera 公司的maxplus 軟件，它的操作順序如下：使用texteditor 編寫vhdl 程

10、序使用compiler 編譯vhdl 程序；使用wave2formeditor，simularot 仿真實驗；使用timinganaltzer 進行芯片的時序分析；用floorplaneditor 鎖定芯片管腳位置；使用programmer 將編譯好的vhdl 程序下載到芯片中。vhdl 進行工程設計的優點是顯而易見的。1與其他的硬件描述語言相比，vhdl 具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。2vhdl 豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。3vhdl 語句的行為描述能力和程序結構決定了他具

11、有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效、高速地完成必須有多人甚至多個代發組共同并行工作才能實現。4對于用vhdl 完成的一個確定的設計，可以利用eda 工具進行邏輯綜合和優化，并自動的將vhdl 描述設計轉變成門級網表。5vhdl 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什么，而進行獨立的設計。6用vhdl 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設計，既靈活方便，又便于設計結果的交流、保存和重用。3 設計原理車速控制模塊計費動態顯示里程動態顯示 車速選擇 起/停開關 基本速率 reset

12、 掃描時鐘 顯示輸出 顯示輸出圖3.1 系統頂層框圖計費器按里程收費，每100米開始一次計費。各模塊功能如下：(1) 車速控制模塊當起停鍵為啟動狀態時（高電平），模塊根據車速選擇和基本車速發出響應頻率的脈沖驅動計費器和里程顯示模塊進行計數；當處于停止狀態時暫停發出脈沖，此時計費器和里程顯示模塊相應的停止計數。(2) 里程動態顯示模塊其包括計數車速控制模塊發出的脈沖以及將計數顯示動態顯示出來，每來一個脈沖里程值加0.1（控制器每發一個脈沖代表運行了0.1公里）。(3) 計費動態顯示模塊其初值為10元，當里程超過3公里后才接受計數車速控制模塊發出的脈沖的驅動，并且計數顯示動態顯示出來，每來一個脈沖

13、（代表運行了0.5公里）其數值加1元，當收費超過20時數值加1.5元。4 設計步驟vhdl設計流程圖（如圖4.0）：vhdl文本編輯vhdl文本編輯fpga/cpld適配器fpga/cpld編輯下載器vhdl仿真器fpga/cpld器件和電路系統時序與功能仿真器圖4.0 vhdl設計流程圖4.1程序設計圖4.1系統的總體模塊圖（1）模塊ms的實現（如圖4.1.1所示）圖4.1.1 模塊ms圖模塊ms，輸入端口ck0、ck1為兩個不同的時鐘信號，來模擬汽車的加速和勻速，js加速按鍵。（2）模塊sout的實現（如圖4.1.2所示） 圖4.1.2 模塊sout圖該模塊實現車行狀態輸出功能，其中clk

14、為時鐘信號，enable 為啟動使能信號，sto暫停信號， clr為清零信號，st為狀態信號。（3）模塊pulse的實現（如圖4.1.3所示）圖4.1.3 模塊pulse圖該模塊實現將時鐘信號5分頻功能。（4）模塊counter的結果驗證（如圖4.1.4所示）圖4.1.4 模塊counter圖實現汽車模擬計費功能。clr1為清零信號，si為狀態信號，c1,c2,c3分別為費用的三為顯示。（5）模塊scan_led的實現（如圖4.1.5所示）圖4.1.5 模塊scan_led圖該模塊實現顯示車費功能。bt為選位信號，sg譯碼信號4.2系統仿真：系統仿真是在實際系統上進行實驗研究比較困難時適用的必

15、不可少的工具，它是指通過系統模型實驗去研究一個已經存在或正在設計的系統的過程，通俗地講，就是進行模型實驗。因而，系統仿真的結果決定整個課程設計任務完成的到位程度。程序輸入完成后進行編譯，編譯完成后，可以對所進行的設計進行仿真，本課程設計的仿真平臺是max+plus,通過對vhdl源程序進行編譯檢錯，然后創建波形文件（后綴名為.scf），加入輸入輸出變量，選擇適用的芯片以及設定仿真結束時間，設置好輸入初值進行仿真，得到仿真波形圖：1.模塊ms的結果驗證(如圖4.2.1)圖4.2.1當js為高電平，clk_out按照clk1輸出；低電平時，按照clk0輸出2模塊sout的結果驗證(如圖4.2.2)

16、enable高電平時，每一個時鐘上升沿時，cqi計數加1，若cqi=30時，state賦01，30cqi=80時，state賦10態，.；enable低電平時，cqi計數暫停，保持不變圖4.2.23模塊pulse的結果驗證(如圖4.2.3)每個clk0上升沿時，cnt計數加1，加到4時在下一個時鐘上升沿賦值0；cnt不為0時fout賦值高電平，否則低電平圖4.2.34模塊counter的結果驗證(如圖4.2.4) si為出租車狀態信號：“00”表示計費值停止，q1q3不變;“01”計費清零，設置為起步價10元，q2=1,q3=0,q1=0;“10” 正常計費，每公里1元，“11”超過20元后，

17、每公里1.5元；q1,q2,q3的信號分別賦值給c1,c2,c3圖4.2.45模塊scan_led的結果驗證(如圖4.2.5)bt位選，sg譯碼對應數字09圖4.2.56模塊taxi的結果驗證(如圖4.2.6)圖4.2.64.3 結果分析出租車計費器系統的設計已全部完成，能按預期的效果進行模擬汽車啟動、停止、暫停等功能，并設計動態掃描電路顯示車費數目，由動態掃描電路來完成。車暫時停止不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。出租車計費器系統的設計已全部完成，能按預期的效果進行模擬汽車啟動、停止、暫停等功能，并設計動態掃描電路顯示車費數目，由動態掃描電路來完成。車暫時停止不計

18、費，車費保持不變。若停止則車費清零，等待下一次計費的開始。各模塊完成后，在將它們組合成完整的出租車系統，在設計過程中還需要改進的是控制系統的糾錯功能。出租車計費系統的設計中體現了覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及pld器件速度快，使用方便，便于修改等特點，本設計在實用方面具有一定的價值。5 結束語課程設計是我們專業課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業工作前一個必不少的過程”千里之行始于足下”，通過這次課程設計，我深深體會到這句千古名言的真正含義我今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩健地在社會大潮中奔跑打下堅實的基礎。通過這次實驗使我收

19、獲很多，對書本理論知識有了進一步加深，初步掌握了maxplusii軟件的一些設計使用方法。對一些器件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些實驗感想1、 應該對實驗原理有深刻理解；2、 做實驗必須不急不躁，不能看見其他同學做的快就沉不住氣了；3、 熟練掌握其他軟件是必要的，如matlab軟件、excel、word等；4、 必須學會自己調試電路，一般第一次設計出的電路都會通不過編譯的，所以要學會調試電路，而不是等老師解答或同學幫助；致 謝 經過三周的奮戰我的課程設計終于完成了。在沒有做課程設計以前覺得課程設計只是對這半年來所學知識的單純總結，但是通過這次做課程設計發現自

20、己的看法有點太片面。課程設計不僅是對前面所學知識的一種檢驗，而且也是對自己能力的一種提高。在這次課程設計中也使我們的同學關系更進一步了，同學之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的同學。在此要感謝我們的指導老師陳老師對我們悉心的指導，感謝老師們給我們的幫助。在設計過程中，我通過查閱大量有關資料，與同學交流經驗和自學，并向老師請教等方式，使自己學到了不少知識，也經歷了不少艱辛，收獲頗豐。參考文獻1曹昕燕，周鳳臣，聶春燕.eda技術實驗與課程設計【m】.清華大學出版社2劉欲曉，方強，黃宛寧.eda技術與vhdl電路開發應用實踐【m】.

21、電子工業出版社3潘松，黃繼業.eda技術實用教程（第三版）【m】.科學出版社4 趙巖嶺，劉春等.在max+plusii平臺下用vhdl進行數字電路設計.西安：希典出版社，20055 康華光主編.電子技術基礎模擬部分.北京：高等教育出版社，20066 閻石主編.數字電子技術基礎.北京：高等教育出版社，2003 附錄1：模塊ms清單/ 程序名稱：ms/ 程序功能：模塊ms，輸入端口ck0、ck1為兩個不同的時鐘信號，來模擬汽車的加速和勻速，js加速按鍵。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library ieee;use ieee.std_logic_1164.all;ent

22、ity ms is port(ck0:in std_logic; /慢速檔的時鐘信號 ck1:in std_logic; /快速檔的時鐘信號 js:in std_logic; /換擋按鍵信號 clk_out:out std_logic);end ms;architecture one of ms isbegin process(js, ck0,ck1) begin if js=0 then clk_out=ck0; /js低電平，則為慢速檔 else clk_out0); /clr低電平,cqi清零 elsif clkevent and clk=1 then /clk上升沿觸發 if sto=

23、1 then state:=00;cqi:=cqi; /sto高電平時，state賦00態 elsif enable =1 then /enable高電平，cqi計數加1 cqi:=cqi+1; if cqi=30 then state:=01; /cqi30 and cqi=80 then state:=10; /30cqi80時，state賦11態 end if; end if; end if;st=state;end process;end one;附錄3：模塊pulse/ 程序名稱：pulse/ 程序功能：該模塊實現將時鐘信號5分頻功能。/ 程序作者：金人佼/ 最后修改日期：2010.

24、12.31library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse is port(clk0:in std_logic; fout:out std_logic);end pulse;architecture one of pulse isbegin process(clk0) variable cnt:std_logic_vector(2 downto 0); variable full :std_logic; begin if clk0event and clk0=1 then

25、if cnt=100 then /cnt計數到5（“100”） cnt:=000 ; /cnt清零 full:=1; /full高電平 else cnt:=cnt+1; /否則計數cnt加1 full:=0; /full賦低電平 end if; end if;foutq1:=q1;q2:=q2;q3:=q3; when 01= q1:=0000;q2:=0000;q3:=0001; /起步價10元 when 10= if q21001 then q2:=q2+1; else q2:=0000; if q3 if q10101 then q1:=q1+5; else q1:=0000; end

26、if; if q1=0101 then if q21001 then q2:=q2+1; else q2:=0000; if q31001 then q3:=q3+1; end if; end if; else if q21001 then q2:=q2+2; else q2:=0001; if q3null; end case;end if;c1=q1;c2=q2;c3=q3;end process;end one;附錄5：模塊scan_led的實現/ 程序名稱：scan_led/ 程序功能：該模塊實現顯示車費功能。bt為選位信號，sg譯碼信號。/ 程序作者：金人佼/ 最后修改日期：2010

27、.12.31library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan_led is port(di1:in std_logic_vector(3 downto 0); di2:in std_logic_vector(3 downto 0); di3:in std_logic_vector(3 downto 0); clk2:in std_logic; sg:out std_logic_vector(6 downto 0); bt:out std_logic_vector(2 down

28、to 0);end scan_led;architecture one of scan_led is signal cnt4 :std_logic_vector(1 downto 0);signal a:std_logic_vector(3 downto 0);beginp1:process(clk2)variable sq :std_logic_vector(1 downto 0); begin if clk2event and clk2=1 then if sq=10 then sq:=00; /位選信號，1-3位循環 else sq:=sq+1; end if; end if; cnt4

29、bt=001;abt=010;abt=100;abt=100;anull; end case;end process p2; p3:process(a) begin case a is /根據a的值，顯示09 when 0000=sgsgsgsgsgsgsgsgsgsgnull; end case;end process p3;end one ;附錄6：模塊taxi/ 程序名稱：taxi/ 程序功能：該模塊為最終的頂層模塊。/ 程序作者：金人佼/ 最后修改日期：2010.12.31library ieee;library ieee;use ieee.std_logic_1164.all;ent

30、ity taxi is port(t_clk0:in std_logic; t_clk1:in std_logic; t_clk2:in std_logic; t_js :in std_logic; t_enable:in std_logic; t_clr:in std_logic; t_sto:in std_logic; t_bt: out std_logic_vector(2 downto 0); t_sg: out std_logic_vector(6 downto 0);end taxi;architecture struc of taxi is /頂層模塊設計component ms

31、port(ck0:in std_logic; ck1:in std_logic; js:in std_logic; clk_out:out std_logic);end component;component soutport(clk:in std_logic; enable:in std_logic; sto :in std_logic; clr:in std_logic; st:out std_logic_vector(1 downto 0);end component;component pulseport(clk0:in std_logic; fout:out std_logic);e

32、nd component;component counterport(clk_div:in std_logic; clr1:in std_logic; si:in std_logic_vector(1 downto 0); c1:out std_logic_vector(3 downto 0); c2:out std_logic_vector(3 downto 0); c3:out std_logic_vector(3 downto 0);end component;component scan_led port(di1:in std_logic_vector(3 downto 0); di2

33、:in std_logic_vector(3 downto 0); di3:in std_logic_vector(3 downto 0); clk2:in std_logic; sg:out std_logic_vector(6 downto 0); bt:out std_logic_vector(2 downto 0);end component;signal l_clk: std_logic;signal l_fout:std_logic;signal l_st:std_logic_vector(1 downto 0);signal l_c1:std_logic_vector(3 dow

34、nto 0);signal l_c2:std_logic_vector(3 downto 0);signal l_c3:std_logic_vector(3 downto 0);begin /元件例化 u0:ms port map(ck0=t_clk0,ck1=t_clk1,js=t_js,clk_out=l_clk); u1:sout port map(clk=l_clk,enable=t_enable,clr=t_clr,sto=t_sto,st=l_st); u2:pulse port map(clk0=l_clk,fout=l_fout); u3:counter port map(cl

35、r1=t_clr,si=l_st,clk_div=l_fout,c3=l_c3,c2=l_c2,c1=l_c1); u4:scan_led port map(clk2=t_clk2,di3=l_c3,di2=l_c2,di1=l_c1,bt=t_bt,sg=t_sg);end struc;end one;g an employment tribunal claimemployment tribunals sort out disagreements between employers and employees.you may need to make a claim to an employ

36、ment tribunal if: you dont agree with the disciplinary action your employer has taken against you your employer dismisses you and you think that you have been dismissed unfairly.for more information about dismissal and unfair dismissal, seedismissal.you can make a claim to an employment tribunal, ev

37、en if you haventappealedagainst the disciplinary action your employer has taken against you. however, if you win your case, the tribunal may reduce any compensation awarded to you as a result of your failure to appeal.remember that in most cases you must make an application to an employment tribunal

38、 within three months of the date when the event you are complaining about happened. if your application is received after this time limit, the tribunal will not usually accept it.if you are worried about how the time limits apply to you, take advice from one of the organisations listed underfurther

39、help.employment tribunals are less formal than some other courts, but it is still a legal process and you will need to give evidence under an oath or affirmation.most people find making a claim to an employment tribunal challenging. if you are thinking about making a claim to an employment tribunal,

40、 you should get help straight away from one of the organisations listed underfurther help.if you are being represented by a solicitor at the tribunal, they may ask you to sign an agreement where you pay their fee out of your compensation if you win the case. this is known as adamages-based agreement

41、. in england and wales, your solicitor cant charge you more than 35% of your compensation if you win the case.if you are thinking about signing up for a damages-based agreement, you should make sure youre clear about the terms of the agreement. it might be best to get advice from an experienced advi

42、ser, for example, at a citizens advice bureau. to find your nearest cab, including those that give advice by e-mail, click onnearest cab.for more information about making a claim to an employment tribunal, seeemployment tribunals.the (lack of) air up there watch mcayman islands-based webb, the head

43、of fifas anti-racism taskforce, is in london for the football associations 150th anniversary celebrations and will attend citys premier league match at chelsea on sunday.i am going to be at the match tomorrow and i have asked to meet yaya toure, he told bbc sport.for me its about how he felt and i w

44、ould like to speak to him first to find out what his experience was.uefa hasopened disciplinary proceedings against cskafor the racist behaviour of their fans duringcitys 2-1 win.michel platini, president of european footballs governing body, has also ordered an immediate investigation into the referees actions.cska said they were surprised and disappointed by toures complaint. in a statement the russian side added: we found no racist insults from fans of cska.age has reached the end of the beginning of a word. may be guilty in his seems to passing a lot