1、基于 FPGA 的數字頻率計1 前言數字頻率計是一種基本的測量儀器，是用數字顯示被測信號頻率的儀器，被測信號可以是正弦波 ，方波或其它周期性變化的信號。如配以適當的傳感器，可以對多種物理量進行測試 ，比如機械振動的頻率，轉速，聲音的頻率以及產品的計件等等。 因此，它被廣泛應用與航天、電子、測控等領域 。它的基本測量原理是，首先讓被測信號與標準信號一起通過一個閘門，然后用計數器計數信號脈沖的個數，把標準時間內的計數的結果 ，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結果用液晶顯示器顯示出來 。根據數字頻率計的基本原理，本文設計方案的基本思想是分為四個模塊來實現其功能 ，即整個數字頻率計系統分為

2、分頻模塊、計數模塊 、鎖存器模塊和顯示模塊等幾個單元 ，并且分別用VHDL 對其進行編程 ，實現了閘門控制信號 、計數電路 、鎖存電路 、顯示電路等 。而且 ，本設計方案還要求 ，被測輸入信號的頻率范圍自動切換量程 ，控制小數點顯示位置 ，并以十進制形式顯示 。本文詳細論述了利用VHDL 硬件描述語言設計 ，并在 EDA（電子設計自動化 ）工具的幫助下 ，用大規模可編程器件（CPLD）實現數字頻率計的設計原理及相關程序。特點是：無論底層還是頂層文件均用 Verilog HDL 語言編寫 ，避免了用電路圖設計時所引起的毛刺現象；改變了以往數字電路小規模多器件組合的設計方法。 整個頻率計設計在一塊

3、CPLD 芯片上，與用其他方法做成的頻率計相比，體積更小 ，性能更可靠 。 該設計方案對其中部分元件進行編程，實現了閘門控制信號、多路選擇電路 、計數電路 、位選電路 、段選電路等 。 頻率計的測頻范圍 ：0100MHz 。 該設計方案通過了Quartus軟件仿真 、硬件調試和軟第1頁.專業整理 .硬件綜合測試 。2 總體方案設計2.1 方案比較 ：方案一 ：本方案是利用電路的頻率響應特性來測量頻率值。任何具有適當頻率響應特性的可調無源網絡都可用來測量頻率值。測頻方法：諧振測頻法:利用諧振回路測量高頻（微波 ） 信號的頻率值（圖2.1.2）。調節 C 使回路在被測頻率值上諧振,此時 ,可得到被

4、測頻率值fx圖 2.2諧振法測頻工作原理圖顯示方法 : CPLD 直接輸出控制顯示，本設計采用雙色 （紅色和綠色 ）8*8LED點陣作為終端顯示器件 ，在 CPLD 的 ROM 數據控制下，8*8LED 點陣的每個像素點.學習幫手 .專業整理 .能產生紅色 、綠色、 $（紅綠混合色 ），能夠再現顏色的多樣化 。由于一般的I/O的驅動能力是有限的， CPLD 中的ROM 輸出的顯示數據需要經過驅動電路后送至8*8LED 點陣的行選端 （陽極），列選線（陰極）則受 74HC138 輸出的低電平譯碼信號的控制 。方案二測頻方法 ： CPLD 測頻：CPLD 作為一種新型的可編程邏輯器件，具有集成度高

5、、邏輯電路設計方便靈活 、可靠性好 、工作速度快等特點 ，顯示方法 ：由單片機產生控制時序，通過總線送給CPLD 再顯示2.2 方案論證 ：方案一 ：本方案主要對頻率的模擬測量：測頻電橋是測量低頻信號的頻率值，諧振測量是利用諧振回路來實現對高頻信號的測量。具體實現是通過調節圖2.1.2 中的 C 使回路在被測頻率值上諧振 ，此時便可得到待測的頻率值。然后在 CPLD 直接輸出控制顯示來控制輸出部分 。方案二：2.3 方案選擇3 單元模塊電路設計3.1 電路設計總體框圖本設計主要由8 個部分組成 ，以 CPLD 芯片部分為核心展開 ，待測信號輸入 ，由外部電源 ，復位電路 ，單片機電路 ，液晶顯

6、示 ，標準時鐘以及JTAG 下載各個單元配合起來實現測試頻率并在液晶顯示屏上實時顯示出數字頻率信號。.學習幫手 .專業整理 .電源復位電路待 測單 片機信號電路CPLD 芯片CPLD 芯片JTAG液晶下載顯示標準時鐘圖 3.1 電路設計總體框圖3.2 標準時鐘 （100MHz ）產生部分本部分采用 100M 的有源晶振 ，因為有源晶振不需要 DSP的內部振蕩器 ，信號質量好，比較穩定 ，而且連接方式相對簡單 （主要是做好電源濾波 ，通常使用一個電容和電感構成的 PI 型濾波網絡 ，輸出端用一個小阻值的電阻過濾信號即可 ），不需要復雜的配置電路 。 有源晶振通常的用法 ：一腳懸空 ，二腳接地 ，

7、三腳接輸出 ，四腳接電壓。相對于無源晶體 ，有源晶振的缺陷是其信號電平是固定的 ，需要選擇好合適輸出電平，靈活性較差 ，而且價格高 。對于時序要求敏感的應用 ，個人認為還是有源的晶振好。R204GCLK_0VCC_3.3V333J2014O2VGNC2131041100M圖 3.2 標準 100M 信號的產生電路3.3 CPLD 程序下載 。Altera 器件編程下載電纜有 ：ByteBlaster 并行下載電纜 ，ByteBlasterMV 并行下載電纜等等 。本設計采用的是 ByteBlaster 并行下載電纜 ，它具有與 PC 機 25 針標準并行.學習幫手 .專業整理 .口相連的接口

8、。通過 PC 機標準并行口在線編程MAX7000S(EPM7064SLC44-10) 。 與PCB 電路板相連的是10 針插座 。具體原理圖如圖 3.3：VCC_3.3VR2011KVCC_3.3VJP201U201CJTAG_TCK234JTAG_TDI1JTAG_TDO4TDIJTAG_TDOR202336JTAG_TMS6TDOJTAG_TCK1K53578TCKJTAG_TMS33JTAG_TDI10TMS9R203EPM570T144C5NJTAG1KVCC_3.3V圖 3.3 CPLD 程序下載接口注：上圖中 TCK為時鐘；TDO 為器件輸出到數據 ；TMS 為 JTAG狀態機控制

9、 ；TDI 為配置到器件的數據 。JTAG 各個接口與 EPM570T144C5N 相應接口相連 ，實現數據的下載。3.4 數字液晶顯示部分 。本設計用液晶顯示屏顯示被測量的頻率值 。設計通過單片機產生控制時序 ，然后通過總線送給 CPLD，然后通過 CPLD 送出數據通過接插件 JP501 直接連接液晶顯示屏顯示數字頻率 。如圖 3.4.1CPLD 的 LCD_D7.0 作為總線通過與外部接插件連接，實現與液晶顯示屏相連。LCD_DD0- LCD_DD7,以及 LCD_RES_X0-LCD_RES_X3、LCD_RESET、片選線等等外部都連接一上拉電阻 。如圖 3.4.2 所示 。LCD_

10、DIR508LCD_DILCD_DILCD_E33R512LCD_ELCD_E1VCC_5V35I D DD7013XX_D _SSLCD_D7.033LCD_D7.0DDE DD_ _ _D DDD D C CCCCLLLLLDEE_ D_ CRRVL_D _0C SDD1L CCC-LLCS_LCD_1R515CS_LCD_1-10VCS_LCD_133R520R517CS_LCD_0CS_LCD_0POT2CS_LCD_033LCD_RESETR519LCD_RESETLCD_RESET33lCD_RWR522LCD_RWlCD_RW33LCD_RES_X0R524LCD_RES_X0L

11、CD_RES_X033LCD_RES_X1R526LCD_RES_X1LCD_RES_X133LCD_RES_X2R527LCD_RES_X2LCD_RES_X233LCD_RES_X3R529LCD_RES_X3LCD_RES_X333246802468024JP501111112221357913LCD_ HEADER1357911111220241026 TDDDDEWSXXRDDDDD_ESS_ C_ REELDDDDD_RRCCC_C C S_LLLLDL C_CLDDCCLLD501VCC_5V1N4007圖 3.4.1 液晶顯示1.學習幫手 .專業整理 .VCC _5V507RL

12、CD_DI3.3KR511LCD_E3.3KR513LCD_DD03.3KR514LCD_DD13.3KR516LCD_DD23.3KR518LCD_DD33.3KR521LCD_DD43.3KR523LCD_DD53.3KLCD_D4R502LCD_DD4R525LCD_DD6333.3KLCD_D5R504LCD_DD5R528LCD_DD7333.3KLCD_D6R506LCD_DD6R530CS_LCD_1333.3KLCD_D7R510LCD_DD7R531CS_LCD_0333.3KR532LCD_RESETR501LCD_D0LCD_DD03.3K33R533LCD_RWR503

13、LCD_D1LCD_DD13.3K33R534LCD_RES_X0R505LCD_D2LCD_DD23.3K33R535LCD_RES_X1R509LCD_D3LCD_DD33.3K33R536LCD_RES_X23.3KR537LCD_RES_X33.3K圖 3.4.2 上拉電阻3.5 測頻復位電路 。設計要求在測試頻率過程中可以隨時按照需要復位顯示頻率，被測頻率可以重新測試 。如圖 3.5 所示，按鍵 K302-K306 與總線 KEY4.0相連 。 當按鍵 K303 按下后， KEY1 得到一個低電平 ，然后 CPLD 分析得出結論將液晶顯示屏復位 ，等待重新測試新的頻率信號 。KEY4

14、.0VCC_3.3VKEY4.0R302K302KEY010KK303R303KEY110KK304R304KEY210KK305R305KEY310KK306R306KEY410K圖 3.5 測頻復位電路.學習幫手 .專業整理 .3.6 核心部分（EPM570T1445N器件簡介 ）圖 3.6 EPM570T1445N 器件的管腳圖EPM570T1445N 器件屬于 Altera 公司 MAX7000S 系列， EPM570T144C5N 器件包含一個二維行和列的架構實現自定義邏輯。行和列的互連提供信號互連之間的邏輯陣列塊（實驗室 ）。邏輯陣列組成的實驗室， 10 個邏輯單元 ，在每個實驗室

15、 （LE）之間。一個 LE 是一小單位邏輯用戶提供邏輯功能的有效實施。實驗室分為行和列上的設備。多軌互連實驗室提供快速顆粒之間的時間延遲。括約肌之間的快速路由提供最低的時間延遲邏輯電平的增加與全球路由互連結構。MAX II 器件的 I / O 引腳由我 I/ O 單元（雇主組織 ）在勞工顧問委員會的目的所在行和列周圍設備的邊緣。每個雇主組織包含一個雙向 I / O 緩沖區的多種高級功能 。 I / O 引腳支持施密特觸發輸入和各種單端標準，例如 66 兆赫， 32 位 PCI，和 LVTTL等級 。MAX II 器件提供了一個全局時鐘網絡。全球時鐘網絡的組成 4 全局時鐘線 ，在整個整個設備驅

16、動器 ，提供對所有時鐘內資源的設備。全球時鐘線也可用于控制信號如明確，預設 ，或輸出使能。如圖為EPM570T1445N 的邏輯陣列塊 。.學習幫手 .專業整理 .每個 MAX II 器件包含一個在其平面圖閃存塊 。在 EPM240 設備，此區塊位于設備的左側 。 在的 EPM570 ，EPM1270 和 EPM2210 器件，快閃記憶體區塊位于左下區的設備。該閃存大部分分區的專用配置閃存 （CFM）的塊 。采用 CFM 塊提供了非易失性存儲的 SRAM 配置的所有信息 。采用 CFM 自動下載并配置邏輯和 I / O 上電時，提供即時的行動 。f 在有關配置上電時的信息 ，請參閱熱插拔和上電

17、的 MAX II 器件章重置了 MAX II 器件手冊 。 一個閃存在 MAX II 器件部分劃分為一個小用戶數據塊 。 這個用戶快閃記憶體 （UFM ）的塊提供了 8,192 位通用用戶存儲 。該超濾膜提供可編程端口連接對閱讀和寫作邏輯陣列 。勞有三個相鄰的行本塊 ，列由設備與人數不等 。表 2-1 顯示了每個設備的行和列數 ，以及行和列毗鄰地區的快閃記憶體數量的 EPM570 ，EPM1270 和 EPM2210 器件 。長排滿行延長從一排 I/ O 塊到其他 。簡短的行毗鄰超濾膜塊 ，其長度是在列的寬度顯示 。每一個 LAB 包括驅動控制信號LES的專用邏輯 。 控制信號包括兩個時鐘 ，

18、兩個時鐘使能，兩個異步清除 ，1 同步清除 ，異步預置 / 負載，同步載荷 ，加/ 減控制信號 ，提供了一次 10 個控制信號最大 。 雖然同步負載和清除的信號通常用于執行時計數，也可以用于其他功能 。.學習幫手 .專業整理 .每個 LAB 可以使用兩個時鐘 ，兩個時鐘使能信號 。每個 LAB 的時鐘和時鐘使能信號聯系 。 例如，任何一個 LE 在一個特定的LAB 場合時使用 labclk1 信號也使用 labclkena1 。如果同時使用LAB 時鐘上升沿和下降沿 ，它也同時使用LAB 全時鐘信號 。 Deasserting時鐘，使能信號關閉 ， LAB 寬的時鐘 。每個 LAB 可以使用兩

19、個異步明確信號 ，異步加載 / 預置信號 。 默認情況下 ， QuartusII 軟件使用非門的回推技術 ，實現預設 。 如果您禁用非門推回選項或指定某一登記電力成立的高科技使用Quartus II 軟件，預設然后通過使用該異步異步加載數據輸入負荷信號并列高。最小的邏輯了MAX II 結構單位是LES，它結構緊湊 ，提供高效利用先進的邏輯功能。每個 LES包含 4 輸入 LUT，這是一個函數發生器 ，可以實現任何四個變量的函數。另外，每個 lES 包含一個可編程的登記和進位鏈選擇能力。單一 LES還支持動態的單位加法或減法模式LAB 選擇一個全控制信號 。每個 LES 驅動所有類型的互連 ：局

20、部的，行，列，LUT 鏈，顯示鏈和 DirectLink 互連 。 每個 LE的可編程寄存器可配置為D，T，JK，或 SR 操作 。每個寄存器有數據 ，真正的異步加載數據 ，時鐘，時鐘使能 ，清除，異步加載 / 預設的投入 。全球信號 ，通用 I / O 引腳，或任何 LES 可驅動登記的時鐘和明確的控制信號 。 無論通用的I / O 引腳或括約肌可以驅動時鐘使能，預設，異步加載，和異步數據 。異步加載數據輸入來自為LES輸入的 data3 。為了組合功能 ，LUT 的輸出繞過登記和直接驅動的LE產出 。每個 LE 有三個輸出 ，推動本地 ，行和列的布線資源。那個或注冊LUT 的輸出可以驅動這

21、三個獨立的產出。雙 LE 產出驅動器列或行和DirectLink 路由連接和一個本地驅動器互連資源。這使得 LUT 的一個輸出驅動 ，而寄存器驅動器的另一個輸出。這個寄存器包裝功能改善了設備的利用率因為該設備可以使用選民登記冊和功能，用戶終端無關 。 另外的特殊包裝模式允許寄存器的輸出反饋到同一 LUT 的回 LE 以便登記的包裝有自己的扇出LUT 的。這提供了另機制改善配件。.學習幫手 .專業整理 .3.7 電源部分CPLD 芯片工作電壓在3.3V，單片機 工作電壓為 5V 。所以 ，在要求進行電壓轉換時，用到芯片 LM1117 進行 5V 電壓到 3.3V 電壓 。U401LM1117_3

22、.3VVCC_3.3VVCC_5V32VCC_3.3VDOUTINJ401 VCC_5VNR401G1C403C4023302C404220uF/16V104147uF/6.3V104CON2C401D401POWER3.8 單片機部分3.8.1STC12_LQFP 芯片介紹如圖 3.8.1 所示 ， STC12系列單片機為增強型8051 芯片 ， 1T，單時鐘 / 機器周期，指令代碼完全兼容傳統8051 單片機 。 通用 I/O口（ 27/23/15個），復位后為： 準雙向口 / 弱上拉 （普通 8051 傳統 I/O口）可設置成四種模式 ：準雙向口 /弱上拉 ，推挽 /強上拉 ，僅為輸入

23、/高阻 ，開漏每個 I/O口驅動能力均可達到20mA ，但整個芯片最大不得超過55mA 。ISP（在系統可編程 ）/IAP （在應用可編程），無需專用編程器 ，無需專用仿真器可通過串口（ P3.0/P3.1 ）直接下載用戶程序，數秒即可完成一片 ，EEPROM 功能，看門狗定時器內部集成MAX810專用復位電路 （外部晶體 20M以下時 ，可省外部復位電路 ）。時鐘源 ：外部高精度晶體/ 時鐘，內部R/C 振蕩器用戶在下載用戶程序時 ，可選擇是使用內部 R/C 振蕩器還是外部晶體 / 時鐘常溫下內部 R/C 振蕩器頻率為 ： 5.2MHz 6.8MHz 精度要求不高時，可選擇使.學習幫手 .專

24、業整理 .用內部時鐘 ，但因為有制造誤差和溫漂，應認為是 4MHz 8MHz 。STC12_LQFP芯片是一種低功耗 、高性能 CMOS8 位微控制器 ，具有 8K 在系統可編程 Flash 存儲器 。 使用 Atmel公司高密度非易失性存儲器技術制造。片上Flash允許程序存儲器在系統可編程，亦適于常規編程器。在單芯片上 ，擁有靈巧的 8 位CPU 和在系統可編程 Flash，使得 STC12_LQFP為眾多嵌入式控制應用系統提供高靈活 、超有效的解決方案 。STC12_LQFP具有以下標準功能 ：8k 字節 Flash，256 字節 RAM ， 32 位 I/O口線，看門狗定時器 ， 2

25、個數據指針 ，三個 16 位定時器 / 計數器 ，一個 6 向量 2 級中斷結構 ，全雙工串行口 ，片內晶振及時鐘電路 。 另外， STC12_LQFP可降至 0Hz 靜態邏輯操作 ，支持 2種軟件可選擇節電模式 。 空閑模式下 ， CPU停止工作 ，允許 RAM 、定時器 / 計數器、串口、中斷繼續工作 。 掉電保護方式下 ，RAM 內容被保存 ，振蕩器被凍結 ，單片機一切工作停止 ，直到下一個中斷或硬件復位為止 。3.8.2控制單元如圖 3.8.1所示， STC12_LQFP芯片具有 4個串口 P0-P3 ，各個串口不僅作為普通的 I/O 口用 ，還可以作為第二功能用 。 外圍有一個無源晶

26、振 ，晶振為 11.0592MHz 的，為單片機提供時鐘信號 ，從XTAL1和 XTAL2輸入， RESET信號連接到芯片復位引腳上面 ，提供芯片復位作用 。.學習幫手 .專業整理 .PORT1_040U10237MCU_D0P1.0/CLKOUT2P0.0/AD0PORT1_14136MCU_D1P1.1P0.1/AD1PORT1_24235MCU_D2P1.2/ECIP0.2/AD2PORT1_34334MCU_D3P1.3/CCP0P0.3/AD3PORT1_44433MCU_D4C103VCC_3.3VP1.4/CCP1/SSP0.4/AD4PORT1_5132MCU_D5XTAL1P

27、1.5/MOSIP0.5/AD5PORT1_6231MCU_D6C104P1.6/MISOP0.6/AD6104PORT1_7330MCU_D72.2uF/10VP1.7/SCLKP0.7/AD7Y101RESETRESET4RST/P4.7P2.0/A818MCU_A811.0592MR10519MCU_A9C1052.2KP2.1/A9RXD(P3.0)520MCU_A10XTAL2P3.0/RXDP2.2/A10TXD(P3.1)721MCU_A11P3.1/TXDP2.3/A11104INT0(P3.2)822MCU_A12INT1(P3.3)9P3.2/INT0P2.4/A1223M

28、CU_A13P3.3/INT1P2.5/A13T0(P3.4)1024MCU_A14VCC_3.3VP3.4/T0/CKOT0P2.6/A14T1(P3.5)1125MCU_A15P3.5/T1/CKOT1P2.7/A15MCU_WR12P3.6/WRMCU_RD13R101R102R103R104P3.7/RD330330330330XTAL21417SS(P4.0)XTAL2SS/P4.028MOSI(P4.1)ECI/MOSI/P4.139MISO(P4.2)D101D102D103D104CCP0/MISO/P4.2XTAL1156SCLK(P4.3)XTAL1SCLK/CCP1/P4

29、.3VCC_3.3V26NA/P4.43827ALEVCCALE/P4.529C102EX_LVD/RST2/P4.616GND104SS(P4.0)MOSI(P4.MISO(P41).2)STC12_LQFP44SCLK(P4.3)J102VCC_3.3V1PORT1_024 3 21PORT1_1VCC_3.3V3J103PORT1_241PORT1_3GNDJ10452PORT1_4RXD(P3.0)SIP63PORT1_5TXD(P3.1)74PORT1_68CON4PORT1_7910CON10圖 3.8.2 單片機控制單元4 軟件設計4.1 Verilog HDL和原理圖輸入模塊組

30、成框圖。數字頻率計基本原理是用計數器來計算1s內輸入信號周期的個數 。如圖3-1所示是 6 位六位七段顯示器數字頻率計的系統方框原理圖，它由一個測頻控制信號發生器，一個有時鐘使能的計數器，一個鎖存器REG，一個譯碼電路組成和一個實現位掃描電路。待測信號控制計鎖選譯1Hz存擇碼模塊分數器器器標準時鐘頻500Hz6 進38 譯數 碼碼器位掃描.學習幫手 .制 計管 顯數器示.專業整理 .圖 4.1 軟件設計模塊原理框圖圖 4.2原理圖輸入設計總圖4.2 分頻電路4.7 .1 1Hz 的標準時鐘信號 。1Hz 的標準時鐘信號是由對2M Hz 的信號進行 2M 分頻得到的 。其文本輸入設計（ Veri

31、log HDL ）為：module mediv(clk,clkdiv);/clk為 2MHz 的信號輸入 ，clkdiv 為輸出 1Hz 標準信號input clk;output clkdiv;reg clkdiv;.學習幫手 .專業整理 .reg 19:0q;always (posedge clk)beginif(q=999999)/當計數計到 999999 后再將 clkdiv 取反；beginclkdiv=!clkdiv;q=0;endelse/ 如果不夠 999999 則繼續計數 ；q=q+1;endendmodule4.2.2 500Hz 的掃描時鐘 。500Hz 的標準時鐘信號是由

32、對2M Hz 的信號進行 4000 分頻得到的 。 其文本輸入設計（ Verilog HDL ）為：module mediv2(clk,clkdiv);/clk為 2MHz 的信號輸入 ， clkdiv 輸出 500Hz 標準信號input clk;output clkdiv;reg clkdiv;reg 19:0q;always (posedge clk)begin.學習幫手 .專業整理 .if(q=1999)/當計數計到 1999 后再將 clkdiv 取反；beginclkdiv=!clkdiv;q=0;endelse/ 如果不夠 1999 則繼續計數 ；q=q+1;end4.8 測頻控制信號發生器模塊 ：輸入信號 ：clkdiv2.輸出信號 ：tsten計數使能信號 ；clr 計數器清零信號 ； load 鎖存信號 。邏輯功能 ：產生 1s 脈寬的周期信號 ，并根據測頻需要產生相應的計數器清零信號和鎖存信號 。源程序為 :testcontrol.vmodule testcontrol(clkd