廣西高等教育自學考試大綱課程名稱：數字系統設計及PLD應用技術 課程代碼：10783 實踐環節：10784.課程性質與設置目的和要求一、 課程性質、地位和任務數字系統設計與PLD應用技術是高等教育自學考試電子信息工程專業（獨立本科段）考試計劃中的一門重要專業課。隨著電子信息技術的迅猛發展，現代電子產品的設計技術發生了革命的變化，國外已廣泛采用了電子設計自動化（EDA）技術。利用EDA技術，電子系統工程師可快速方便地實現數字系統的集成。為了適應電子信息技術發展的潮流和國際競爭對人材的需要，在本科生中進行EDA技術的教學已成為當務之急。本課程的任務是：通過課堂教學和學生實際課程設計實驗的鍛煉，使學生掌握數字系統與PLD應用相關的基本知識，掌握現代數字系統的設計思想和方法，并具有動手設計簡單電子系統的能力。讓學生使用EDA技術，完成數字電路及系統的自動化設計。通過本課程的學習，要求學生能夠掌握EDA工具軟件的使用方法和硬件描述語言（Verilog HDL）的編程方法。掌握EDA工具軟件的編輯、編譯、綜合、仿真、編程下載和硬件驗證等基本操作，掌握硬件描述語言的語法規則和描述方式，能用硬件描述語言完成數字電路常用組合邏輯和時序邏輯道路的設計，并初步具有數字系統的設計能力。 二、本課程的基本要求1熟悉EDA設計流程。2熟悉EDA工具軟件的使用方法，掌握EDA技術的原理圖輸入設計法，掌握用原理圖輸入法實現多層次系統電路的設計。3熟悉Verilog HDL設計模塊的基本結構，熟悉Verilog HDL的語言規則，熟悉用Verilog HDL實現各種類型數字電路及系統設計的方法。4了解可編程邏輯器件的分類、結構及特性，了解可編程邏輯器件的編程方法。5熟悉EDA技術的應用，掌握數字電路常用組合邏輯和時序邏輯道路的設計，并初步具有數字系統的設計能力。通過本課程的學習，目的是使學生從功能電路設計轉向系統設計，由傳統的通用集成電路的應用轉向可編程邏輯器件的應用，從硬件設計轉向硬件軟件高度滲透的設計，從而拓寬數字技術知識面和設計能力。課程的基本要求是掌握數字設計的基本方法，算法的設計方法， VHDL語言的基本概念、語法特征和應用，以及PLD的原理、組成及應用。三、本課程與相關課程的聯系本課程的先修課程為電路分析基礎、C語言程序設計、數字邏輯電路等信息與通信類專業基礎課。.課程內容與考核目標試卷中對不同能力層次的試題比例大致是：“識記”為10%、“理解”為30%、“應用” 為60%。第一章 EDA技術概述一、課程內容1 、EDA技術及其發展 2 、Top-down設計3 、數字設計的流程 4 、常用的EDA軟件工具 5、 EDA技術的發展趨勢二、學習目的與要求 本章介紹的是EDA技術的發展，要求掌握數字設計的流程及常用EDA軟件工具。三、考核知識點與考核要求1 、EDA技術及其發展，要求達到“識記”層次。2 、Top-down設計，要求達到“識記”層次。3 、數字設計的流程，要求達到“理解”層次。4 、常用的EDA軟件工具，要求達到“識記”層次。5、 EDA技術的發展趨勢，要求達到“識記”層次。 第二章 FPGA/CPLD器件 一、課程內容1、 PLD器件概述2、 PLD的基本原理與結構3、 CPLD的原理與結構4、 FPGA/CPLD的編程與配置5、 FPGA/CPLD器件概述6、 FPGA/CPLD的發展趨勢 二、學習目的與要求 本章介紹的是PLD器件的概述，要求掌握PLD的原理與結構。三、考核知識點與考核要求1、 PLD器件概述，要求達到“識記”層次。2、 PLD的基本原理與結構，要求達到“識記”層次。3、 低密度PLD的原理與結構，要求達到“識記”層次。4、 CPLD的原理與結構，要求達到“理解”層次。5、 FPGA的原理與結構，要求達到“識記”層次。6、 FPGA/CPLD的編程元件，要求達到“識記”層次。7、 邊界掃描測試技術，要求達到“識記”層次。8、 FPGA/CPLD的編程與配置，要求達到“識記”層次。9、 FPGA/CPLD器件概述，要求達到“識記”層次。10、 FPGA/CPLD的發展趨勢 ，要求達到“識記”層次。 第三章 Quartus II集成開發工具 一、課程內容1 、基于Quartus II進行EDA設計開發的流程 2、Quartus II原理圖設計3、Quartus II的時序分析 4、編譯和仿真5、計數器74161設計舉例 二、學習目的與要求基于Quartus II進行EDA設計開發的流程 以及Quartus II原理圖設計、時序分析、 編譯和仿真等，計數器74161設計舉例 。三、考核知識點與考核要求1、基于Quartus II進行EDA設計開發的流程，要求達到“理解”層次。2、Quartus II原理圖設計方法，要求達到“應用”層次。3、基于Quartus II，用74283（4位二進制全加器）設計實現一個8位全加器，并進行綜合和仿真，查看綜合結果和仿真結果，要求達到“應用”層次。4、Quartus II的優化設置方法，要求達到“識記”層次。5、Quartus II的時序分析 ，要求達到“識記”層次。6、基于宏功能模塊的設計，要求達到“識記”層次。7、鎖相環模塊，要求達到“識記”層次。第四章 Verilog設計初步一、課程內容1、 Verilog簡介2、 Verilog模塊的結構3、 Verilog基本組合電路設計4、 Verilog基本時序電路設計 二、學習目的與要求通過本章學習，正確掌握Verilog語言的基本概念、語法特征，要求應用Verilog語言來描述各種實際的電路。要求掌握基于Verilog語言的組合邏輯電路設計和時序邏輯電路設計。三、考核知識點與考核要求1、Verilog語言的特點，要求達到“識記”層次。2、Verilog模塊的結構，要求達到“理解”層次。3、Verilog基本組合電路設計方法，要求達到“應用”層次。 例：三人表決電路的Verilog描述4、Verilog基本時序電路設計方法，要求達到“應用”層次。第五章 Verilog語法與要素 一、課程內容1、 Verilog語言要素2、 常量3、 數據類型4、 參數5、 向量6、 運算符二、學習目的與要求本章介紹的是Verilog語法與要素，要求掌握Verilog語言里的常量、數據類型等各種參數。三、考核知識點與考核要求1、 Verilog語言要素，要求達到“識記”層次。2、 常量，要求達到“理解”層次。3、 數據類型，要求達到“識記”層次。4、 參數，要求達到“識記”層次。5、 向量，要求達到“識記”層次。6、 運算符，要求達到“理解”層次。第六章 Verilog行為語句 一、課程內容1、 過程語句2、塊語句3、賦值語句4、條件語句5、循環語句6、編譯指示語句7、任務與函數 8、順序執行與并發執行二、學習目的與要求本章介紹的是Verilog行為 ，要求掌握Verilog語言里的各種不同語句的用法。三、考核知識點與考核要求1、過程語句（initial、always），其中initial要求達到“識記”層次。always要求達到“理解”層次。2、塊語句（begin-end、fork-join），其中begin-end要求達到“理解”層次。fork-join要求達到“識記”層次。3、賦值語句（assign、=、=），要求達到“理解”層次。4、條件語句（if-else、case、casez、casex），要求達到“理解”層次。5、循環語句（for、forever、repeat、while），要求達到“理解”層次。6、編譯指示語句（define、include、ifdef、else、endif），要求達到“識記”層次。7、任務（task）與 函數（function），要求達到“識記”層次。8、順序執行與并發執行，其中并發執行l要求達到“識記”層次。順序執行要求達到“理解”層次。9、順序執行的例子，要求達到“應用”層次。第七章 Verilog設計的層次與風格 一、課程內容1、結構（Structural）描述2、行為（Behavioural）描述3、基本組合電路設計4、基本時序電路設計二、學習目的與要求通過本章學習，要求掌握Verilog語言設計幾種常用的描述方法，并能夠編寫基本組合邏輯電路的設計程序和時序邏輯電路的設計程序。三、考核知識點與考核要求1、Verilog設計的層次，要求達到“識記”層次。2、結構（Structural）描述，要求達到“識記”層次。 3、行為描述的特點，要求達到“識記”層次。 4、門元件的調用，要求達到“理解”層次。5、行為描述的應用，要求達到“應用”層次。 例：行為描述的1位全加器6、數據流描述特點，要求達到“識記”層次。 例：數據流描述的1位全加器，要求達到“應用”層次。第八章 Verilog設計進階 一、課程內容1、 加法器設計2、乘法器3、數字跑表 4、實用多功能數字鐘 二、學習目的與要求通過本章學習，要求能夠利用Verilog語言設計幾種常用的數字系統，為今后的系統設計打下一個良好的基礎。三、考核知識點與考核要求1、加法器設計，要求達到“應用”層次。2、乘法器，要求達到“理解”層次。3、數字跑表，要求達到“應用”層次。4、 設計一個可預置的16進制計數器，要求達到“應用”層次。5、實用多功能數字鐘，要求達到“應用”層次。實踐環節一、 類型課程實驗二、考核目的與要求 通過上機及使用EDA實驗開發系統，加深對課程內容的理解，增加感性認識，提高Verilog HDL軟件設計、編寫及程序調試能力。 要求所編的程序能正確運行，并提交實驗報告。實驗報告的基本要求為： 1、需求分析：陳述程序設計的任務，強調實驗要做什么，明確規定： （1）輸入的形式； （2）輸出的形式； （3）程序所能達到的功能； （4）測試：包括正確的輸入和仿真輸出結果以及實驗系統的輸出結果。 2、概要設計：說明所用到的開發工具、實驗的系統、層次設計關系。 3、詳細設計：提交帶注釋的VHDL語言程序或以原理圖輸入電路圖。4、調試分析：（1）調試過程中所遇到的問題及解決方法； （2）經驗與體會； （3）程序所能達到的功能； （4）測試結果：答應設計輸入所實現的結果。三、實驗大綱實驗總時數為16學時。數字系統設計與PLD應用技術課程實驗實驗一 Quartus II工具軟件的使用方法內容：1、Quartus II輸入設計法的編輯、編譯、仿真和編程下載的操作過程。 2、EDA試驗儀的使用方法。實驗二 原理圖設計實驗內容：1、用原理圖輸入法設計設計一位全加器電路，并完成相應的編輯、編譯、仿真和編程下載的操作。 2、用設計好的一位全加器電路，設計4位加法器電路，掌握用原理圖輸入法實現數字系統的層次化設計。實驗三 Verilog HDL編程實驗（1）內容：1、用Verilog HDL設計編碼器（CT74138）和優先編碼器電路。2、完成編碼器設計的編輯、編譯、仿真和編程下載的操作。實驗四 Verilog HDL編程實驗（2）1、 用Verilog HDL設計計數器（CT74161和CT74160）電路。2、 完成計數器設計的編輯、編譯、仿真和編程下載的操作。實驗五 Verilog HDL編程實驗（3）1、 用Verilog HDL設計分頻器電路。2、 完成分頻器設計的編輯、編譯、仿真和編程下載的操作。實驗六 系統實驗（1）內容：1、完成計時器系統電路的設計。 2、完成計時器系統電路的編輯、編譯、仿真和編程下載的操作。實驗七 系統實驗（2）內容：1、按鍵加法減法電路的設計。2、完成按鍵計數電路的編輯、編譯、仿真和編程下載的操作。實驗八 系統實驗（3）內容：1、電子日歷的設計。 2、完成電子日歷電路的編輯、編譯、仿真和編程下載的操作。.有關說明與實施要求 一、 關于課程內容與考核目標中相關提法的說明本課程的考核目標共分為三個能力層次：識記、理解和應用，他們之間是遞進等級的關系，后者必須建立在前者基礎上。其具體含義為：識記：能知道有關的名詞、概念、知識的含義，并能正確認識和表述，是最低層次的要求。理解：在識記的基礎上，能全面把握基本概念、基本原理、基本方法，能掌握有關概念、原理、方法的區別與聯系，是較高層次的要求。應用：在理解的基礎上，能運用基本概念、基本原理、基本方法分析和解決有關的理論問題和實際問題。“應用”一般分為“簡單應用”和“綜合應用”，其中“簡單應用”指在理解的基礎上能用學過的一兩個知識點分析和解決簡單的問題；“綜合應用”指在簡單應用的基礎上能用學過的多個知識點綜合分析和解決比較復雜的問題，是最高層次的要求。二 、教材 數字系統設計與Verilog HDL第四版，王金明主編，電子工業出版社出版，2011年版。 三、學習指導方法自學能力的培養是至關重要的，如果能掌握良好的自學方法，將起到事半功倍的效果。為了有助于自學，以便能更好的掌握這么課程，希望同學們在自學過程中注意以下幾點： 1、學生自學時，應先仔細閱讀本大綱，明確大綱規定的課程內容和考試目標及所列各章中考核的知識點和考核要求，以便突出重點，有的放矢地掌握課程內容。2、在了解考試大綱內容的基礎上，根據考核知識點和考核要求，認真閱讀教材，把握各章節的具體內容，吃透每個知識點，對基本概念和基本原理必須深刻理解， 對基本方法牢固掌握，并融會貫通，在頭腦中形成完整的內容體系。3、在自學各章節內容時，能夠在理解的基礎上加以記憶，切勿死記硬背；同時在對一些知識內容進行理解把握時，聯系實際問題思考，從而達到深層次的認識水平。4、為了提高自學效果，應結合自學內容，盡可能的多看一些例題和動手做一些練習。在指定教材中，每張中均提供了例題，這些例題多為實際應用的例子，具有代表性，考生應在自學過程中仔細閱讀，從而幫助理解概念和應用知識；此外，在各章末均附有豐富的習題，動手做練習是達到理解、記憶、應知應會的好辦法。四、課程學分本課程總共五個學分，其中含實驗一學分。五、對社會助學的要求1、 熟知考試大綱對課程提出的總要求和各章的知識點。2、 掌握各知識點要求達到的能力層次，并深刻理解對各知識點的考核目標。3、 輔導時， 應以考試大綱為依據，制定的教材為基礎，不要隨意增刪內容，以免與大綱脫節。4、 輔導時，應對學習方法進行指導。提倡“認真閱讀教材，刻苦鉆研教材，主動爭取幫助，依靠自己學通”的方法。5、 輔導時， 要注意突出重點， 對學生提出的問題，不要有問即答，要積極啟發引導。6、 注意對應考者能力的培養，特別是對自學能力的培養， 要引導學生逐步學會獨立學習，在自學過程中善于提出問題，分析問題，做出判斷， 解決問題。7、 要使學生了解試題的難易與能力層次高低兩者不完全是一回事