XilinxPlanAhead使用方法及心得(1.綜述)PlanAhead這個軟件出現在ISE工具包里已經很久了。具體是什么時候集成進去的，我也不去深究了。但是，在ISE12里，PlanAhead的功能出現了很大的變化，不再僅僅是過去的約束軟件，而是加入了RTL Design(Synthesize)，Netlist Design(Implement)，等傳統上Project Navigator中的功能。現在，在PlanAhead中即可進行全部的FPGA設計。據稱，Xilinx可能在14或者以后的版本中，取消Project Navigator。那么本文就著重的說說PlanAhead的功能。圖 1 PlanAhead界面圖2所示，是PlanAhead的左邊工具欄。圖 2 PlanAhead左邊欄上面的Project Manager用于綜合管理工程文檔。Add Sources創建、管理源文件；IP Catalog創建、管理IPcore的工程設定。Elaborate顯示RTL圖，并可以實現資源和功率的估計等等（在Synthesize之前，提高速度）。RTL Design與上面的Elaborate相同，都是打開RTL Design的功能。Synthesize是運行Xilinx 的 XST Synthesis，綜合工程。Netlist Design用來配置已經綜合過的工程，包括顯示綜合過的RTL圖，估計資源占用，配置約束，時序仿真等等。Implement執行ISE Implementation。Implemented Design觀察時序和布局結果，并可以優化約束。Program and Debug按鈕，用來生成燒寫文件，啟動ChipScope，iMPACT。我們再進一步展開幾個執行按鈕的下拉菜單。如圖3所示。圖 3 Synthesize 的下拉菜單進入到Synthesis Setting，得到圖4。圖 4 Synthesis Setting 界面這里面可以選擇使用的約束集合（在add sources里添加約束集合）；在options里應用不同的綜合選項綜合。進入到Create Multiple Runs里，如圖5。圖 5 Create Multiple Runs界面這里面建立的多個synthesis可以同步運行，充分利用多核cpu的優勢。而這些多個synthesis，可以是有不同的device，或者不同的Constraint sets。下面通過一個例子說明PlanAhead如何創建工程。圖6所示是PlanAhead的啟動界面。圖 6 PlanAhead界面選擇Create New Project，進入新建工程界面，如圖7所示。圖 7 New Project下面是選擇工程名和位置，如圖8。圖 8 New Project下面是選擇Design Source，如圖9。圖 9 Design Source這里我們看到5個選項。這5個選項對應著不同的設計層次。第一個Specify RTL Sources，是導入RTL級的設計源文件，包括Verilog、VHDL代碼、庫，還有Xilinx IPCORE等等。是最開始的設計文件。第二個Specify Synthesized（Edif or NGC）netlist，是導入已經綜合過的網表文件，做分析、約束和布局布線。第三個Create an IO Planning Project，這個選項就是產生一個管腳約束文件，不做其他的事情。即是老版本的PA做的事情。第四個Import ISE Place& Route Results，導入已經布局布線后的工程，作分析和優化布局。第五個Import ISE Project，直接導入ISE的工程。我們現在選擇第一個，直接設計RTL文件。圖10所示的是導入源文件的界面。圖 10 Add Sources這里我們直接導入PA的一個示例工程的源代碼，位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcssources_1imports，里面hdl下面的文件作為文件導入進work lib，bftLib直接作為目錄導入，修改library為bftLib。結果如圖11所示。圖 11 Added Sources后面的添加IPcore直接略過，下面是添加約束文件。約束文件的位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcsconstrs_1importsSourcesbft.ucf。如圖12所示。圖 12 Add Constraints然后是選擇器件，我們選擇Vertix-6 xc6vcx75tff784-1器件，如圖13。圖 13 Device至此，工程建立完畢，顯示Project Summary，如圖14。圖 14 Project SummaryPlanAhead的界面如圖15。圖 15 PlanAhead下面開始綜合工程，在Synthesize右邊的下拉菜單中，選擇Synthesize setting，圖16。選擇options右邊的按鈕，進入Design Run Setting，圖17。圖 16 Synthesize setting圖 17 Design Run Settings這里面可以配置修改XST的綜合選項，還可以使用不同的綜合策略來進行綜合，我們這里面就不更改設置了，用它默認的配置就可以。之后在Synthesize setting中點擊RUN，執行綜合。綜合完成之后，在Synthesize Completed對話框中選擇Open Netlist Design，打開Netlist Design界面。在上面的下來菜單中選擇I/O Planning，打開I/O配置頁面，在下面的I/O Ports中，分配管腳。如圖18所示。圖 18 I/O Planning打開菜單欄Windows -Report，選擇 XST Report，可以查看綜合報告，如圖19。圖 19 XST Report點擊左側的Implement，執行布局布線操作。完成之后打開Implemented Design，查看結果。在下面選擇Timing Results，可以看到時序分析的結果。如圖20。圖 20 Timing Results點擊Windows - Device，在Device View的窗口下點擊Show/Hide I/O Nets按鈕。可以查看器件間的邏輯連接情況。如圖21所示。圖 21 I/O Nets在下面的Timing Results中點擊一條路徑，可以在D