緒論集成注入邏輯(integratedinjectionlogic),簡(jiǎn)稱I2L，是雙極型集成電路芯片設(shè)計(jì)的新途徑，具有集成密度高、功耗低、延時(shí)功耗積小，工藝與雙極集成電路兼容等優(yōu)點(diǎn)。可用來制造高性能、低成本的數(shù)字/模擬相結(jié)合的LSI和VLSI電路。本章主要介紹I2L電路基本單元的結(jié)構(gòu)I2L電路工作原理I2L電路邏輯組合I2L電路版圖設(shè)計(jì)6.1I2L電路基本單元的結(jié)構(gòu)一般I2L電路的基本單元電路及版圖和剖面圖如下所示。是一種單端輸入多端輸出的反相器。N+N+N+圖6.1I2L電路的基本單元N-SiPPN+N+N+VPBC1C2C3ENBPNPNPNC1C2C3EN(a)單元電路圖

VPPNP該電路結(jié)構(gòu)具有以下特點(diǎn)：NPN管是倒置的。由于I2L電路中各NPN管的發(fā)射區(qū)都是接地的。所以各單元電路間不需要隔離，從而簡(jiǎn)化了工藝，縮小了芯片面積。每個(gè)單元電路只有一對(duì)互補(bǔ)的晶體管，而且這兩個(gè)晶體管又有兩對(duì)電極是共用的，所以電路形式簡(jiǎn)單，元件少，單元內(nèi)部沒有互連線。單元電路中沒有電阻，而是用橫向PNP管代替普通集成電路中的高值電阻，本級(jí)的PNP恒流注入管既是本級(jí)反相器的電流源，又是前級(jí)的負(fù)載，使單元電路的面積縮小，功耗下降。因此，I2L單元電路平均占用芯片面積小，功耗低，而且各單元間的互連非常容易。6.2I2L基本單元電路的工作原理下面以圖6.2所示的等效電路(兩級(jí)I2L)為例討論I2L的工作原理。若在注入端EP加上一個(gè)大于PNP管EB結(jié)的閾值電壓(VBE,th≈0.6V)時(shí)，PNP管導(dǎo)通，正向注入電流IP流向B點(diǎn)，到達(dá)B點(diǎn)后IP的流向取決于前級(jí)的輸出狀態(tài)。QN1VCBP圖6.2兩I2L門EP(VP)QN2BIPQP6.2.1當(dāng)前級(jí)的輸出為1時(shí)的情況當(dāng)前級(jí)的輸出為1時(shí)，QN1管截止，注入到B點(diǎn)的電流IP全部流向QN2管的基極，QN2管導(dǎo)通，VB=VBE≈0.7V。如果IP足夠大，就可使QN2處于深飽和，其各輸出端的飽和壓降近似為QN2管的本征飽和壓降(VCES≈VCES0)。所以當(dāng)I2L電路的輸入為高電平VOH時(shí)，其QN2管各集電極的輸出為低電平，且VOL≈VCES0=(20～60)mV從QP管和QN2管的連接關(guān)系可知VCBP=VBE,N2=0.7V又因?yàn)镼P管始終導(dǎo)通，所以VBEP≈0.7V，因而此時(shí)QP管的VCEP≈0V。由此可見，當(dāng)電路的輸入為1時(shí)，QP也處于深飽和狀態(tài)，而電源電壓VP可近似看作全跨在QN2的發(fā)射結(jié)上。6.2.2當(dāng)前級(jí)的輸出為0時(shí)的情況當(dāng)前級(jí)的輸出為0時(shí)QN1管飽和，其飽和壓降VCES,N1≈0.05V，其值隨工作點(diǎn)的升高而略有減小。此時(shí)電源電壓VP基本上都加在QP管上，注入到B點(diǎn)的電流IP全部流入QN1管的集電極；而QN2管截止，各集電極輸出為1，具體的輸出高電平與各自的負(fù)載情況有關(guān)。如果后級(jí)也是I2L電路，則VOH=VBE≈0.7V，這時(shí)，其邏輯擺幅為

VL=VOH-VOL≈0.65V此時(shí)QP管的VCBP=VB≈0.05V,VBEP≈0.7V。因此，當(dāng)輸入為0時(shí)，PNP處于臨界飽和。從以上分析可知，QP管始終處于深飽和與臨界飽和之間，其集電極電流在QN1的集電極和QN2管的基極之間流動(dòng)。6.3I2L電路分析6.3.1I2L電路中的器件分析1.倒置NPN管的共發(fā)射極電流增益b

因?yàn)镋、C倒置，所以發(fā)射效率較低，電流增益b較小。另外E結(jié)的面積較C結(jié)的面積大，所以發(fā)射結(jié)注入的少數(shù)載流子不能全部被集電極收集，也是影響電流增益的一個(gè)因素。在電路設(shè)計(jì)時(shí)應(yīng)充分考慮這些因素。另外還有表面復(fù)合對(duì)反向運(yùn)用NPN管的電流增益影響也是比較大的，因此在工藝設(shè)計(jì)上應(yīng)盡量減小表面復(fù)合的影響。提高電流增益的措施：提高發(fā)射區(qū)與基區(qū)雜質(zhì)濃度比；提高發(fā)射區(qū)和基區(qū)少子壽命；減小基區(qū)寬度使集電結(jié)與發(fā)射結(jié)面積比接近1；改善表面狀態(tài)以減小表面復(fù)合速率。2.rB對(duì)b、VOL、tpd的影響對(duì)電流增益b的影響當(dāng)發(fā)射極和基極接觸孔的間距DE-B增大時(shí),rB會(huì)隨之增大，從而使加在EB結(jié)上的電壓VBE下降，導(dǎo)致電流增益b下降。對(duì)于多集電極結(jié)構(gòu)晶體管，因?yàn)榛鶇^(qū)幾何形狀是長(zhǎng)條結(jié)構(gòu)，因此rB一般較大，為了減小rB對(duì)電流增益的影響，改善各集電極電流增益的不均勻性，可采用如下辦法：將集電極引線孔排列方向和注入條平行,如圖6.3(a)所示，這樣基極引線孔到各集電區(qū)的距離均勻分布，可提高各集電區(qū)的電流增益及其均勻性。C2C3C4C5C1注入條(a)

C1C2C3注入條P(b)C1C2C3注入條PB(C)圖6.3減小rB對(duì)b影響的措施(a)集電區(qū)排列方向和注入條平行的基本單元(b)帶濃硼(或鋁)基區(qū)短路條的基本單元

(c)帶有面積補(bǔ)償?shù)幕締卧獫馀饤lBB如果注入條同各集電區(qū)排列方向垂直，可用濃硼基區(qū)短路條(或鋁)結(jié)構(gòu)(b)，或用面積來補(bǔ)償(c)。(2)對(duì)輸出低電平VOL的影響在圖6.4所示的電路圖中，當(dāng)Q1導(dǎo)通時(shí)，注入電流IP將通過Q2管的基極串連電阻RB2(寄生電阻）流入Q1管的集電極，使Q1管的輸出低電平VOL增大，從而降低了電路的抗干擾能力。因?yàn)榇藭r(shí)VBE2=VCES1+IPrB2隨著IP或rB2增大，Q2的VBE2增加，導(dǎo)致Q2導(dǎo)通。(3)對(duì)傳輸時(shí)間tpd的影響通過以上分析可知，當(dāng)本級(jí)門由導(dǎo)通轉(zhuǎn)為截止時(shí)，注入電流IP由Q4經(jīng)Q2管之基極接觸孔通過前一級(jí)(Q1管)的輸出端(集電極)放電，如圖6.4所示。放電速度的快慢取決于基極電阻rB2的大小。P注入條Q1Q2(a)布局圖IPQ4Q3Q1Q2RB2(b)等效電路圖6.4rB對(duì)VOL的影響N+PPN+3.橫向PNP管的共基極電流增益α橫向PNP管的共基極電流增益α直接影響注入電流被NPN管基區(qū)收集的多少，從而影響電路的功耗、速度和負(fù)載能力。提高橫向PNP管電流增益α的主要途徑：減小基區(qū)寬度；提高少子壽命；減小發(fā)射結(jié)底部面積與側(cè)面積之比；盡可能提高發(fā)射結(jié)兩側(cè)雜質(zhì)濃度的比值；改善表面狀態(tài)，降低表面復(fù)合速率。6.3.2I2L電路分析1.電路正常工作的條件完成復(fù)雜邏輯功能的I2L電路是由許多基本單元門構(gòu)成的。當(dāng)前一級(jí)門的NPN管導(dǎo)通而使次級(jí)門的NPN管截止時(shí)，次級(jí)門的注入電流必須能夠被前一級(jí)完全吸收。圖6.5所示的是兩級(jí)I2L門電路的原理圖，假設(shè)各級(jí)門的注入電流IP都相同，則此時(shí)流入Q1管基極的電流IB1為

IB1=a3IP而被Q1管集電極吸收的后級(jí)注入電流為IC1=a4IP式中a3，a4為Q3、Q4的共基極電流增益。若有N0個(gè)負(fù)載，則前一級(jí)所吸收的后級(jí)注入電流為

IC1=N0(a4IP)(6.1)IPQ4Q3Q1Q2圖6.5兩級(jí)I2L門電路CB-VPAIP+VPIB1IC12.負(fù)載能力由(6.5)式可知，I2L電路的扇出數(shù)N0為

由于I2L電路中的NPN管是倒置運(yùn)用，其電流增益b較小，所以I2L電路的負(fù)載能力不大。3.電壓傳輸特性和抗干擾能力

I2L電路的電壓傳輸特性如圖6.6所示。由圖可見，輸入為低電平時(shí)，在一端較寬的范圍內(nèi)，輸出保持高電平，其值等于一個(gè)正向結(jié)壓降(0.7V)；當(dāng)輸入進(jìn)入過渡區(qū)時(shí)，輸出迅速降到低電平(V0L=VCES≈0.05V)。過渡區(qū)的范圍非常非常小(0.7-0.5)V，傳輸特性的矩形性很好。門電路的閾值電壓常用VOH和VOL的中間值所對(duì)應(yīng)的輸入電壓Vi來表征，即VTH=0.55V+(0.7V-0.55V)/2=0.625V(6.7)Vi/mVVBEABCD700550VBE,thVTHVBE/2V0/mV0圖6.6I2L電路的電壓傳輸特性根據(jù)定義，I2L電路的低電平噪聲容限VNL為VNL=VTH-VOL=0.575V(6.8)高電平噪聲容限VNH為VNH=V0H-VTH=0.075V(6.9)所以I2L電路的高電平抗干擾能力較差，但因?yàn)樗挥米髦?、大?guī)模集成電路的內(nèi)部門，且電源電壓較低(≈1V)，工作電流較小，所以噪聲容限低并不影響其正常使用。4.I2L電路的延時(shí)功耗積

盡管I2L電路的功耗非常低(每級(jí)平均功耗6nW～7mW)，但延遲傳輸時(shí)間較大(20～30ns)。表6.1給出了I2L電路與其他各類雙極型邏輯電路性能的比較，可以看出，在各類雙極型邏輯電路中，I2L電路的延時(shí)功耗積最低?；拘阅躎TLSTTLLSTTLECLI2L基本門電路與非與非與非或/或非非門每門平均功耗/mW10202250.04每門平均延時(shí)/nS1039.5225延時(shí)功耗積/PJ1006019501電源電壓/V555-5.2＞0.8邏輯擺幅VL/V3330.80.6高電平噪聲容限0.40.90.30.1250.05低電平噪聲容限0.40.80.30.1550.6扇出數(shù)/N010102010~253表6.1各類雙極型邏輯電路性能比較6.4I2L電路的邏輯組合圖6.1所示的是I2L電路的基本邏輯單元，它是由一個(gè)單端輸入、多集電極輸出構(gòu)成的反相器。特點(diǎn)是NPN管的發(fā)射極接地，PNP管恒流源注入，且注入條都是公共的。由于它是集電極開路(OC)輸出，所以不同單元的各輸出端可以直接實(shí)現(xiàn)“線與”，很方便地完成基本邏輯操作，即“正或非”和“正與非”操作。有了這兩種基本功能，經(jīng)過變換組合就基本上可以完成數(shù)字電路中的各種邏輯功能。AAAA簡(jiǎn)化線路圖邏輯符號(hào)6.5I2L電路的工藝與版圖設(shè)計(jì)6.5.1I2L電路的工藝設(shè)計(jì)基本出發(fā)點(diǎn)是如何在工藝上滿足電路中各晶體管對(duì)物理參數(shù)的要求，與TTL電路制造工藝相比，具有以下特點(diǎn)：1.I2L電路的工藝結(jié)構(gòu)

分全I(xiàn)2L型和混合I2L型兩種(1)全I(xiàn)2L型電路的工藝結(jié)構(gòu)全I(xiàn)2L型電路是指在一個(gè)芯片上全部都是I2L電路，而無其他類型的電路或者輸入、輸出接口電路同它相容。由于I2L電路各單元電路間不需要隔離，所以全I(xiàn)2L型電路的工藝可分為外延型和非外延型兩類。非外延型工藝中，晶體管直接做在襯底上，需要5次光刻3次擴(kuò)散，其剖面圖如圖6.8所示。重點(diǎn)是襯底材料電阻率的選擇，因?yàn)镮2L電路對(duì)NPN管的電流增益b和橫向PNP的a都由一定的要求，如果不能滿足要求，電路就不能正常工作。但b和a對(duì)襯底電阻率的要求是矛盾的，原則是以考慮b為主兼顧a。一般選為0.1Ω·cm左右。該工藝的優(yōu)點(diǎn)是：襯底缺陷少，摻雜均勻且精度較易控制、少子壽命較長(zhǎng)，有利于提高電流增益，且成本較低。N+注入條N+PPEC1C2BN-襯底圖6.8非外延型I2L電路工藝結(jié)構(gòu)剖面N+外延工藝結(jié)構(gòu)的剖面圖如圖6.9所示。晶體管做在外延層上(電阻率約為0.1Ω·cm)，由于外延可以做在重?fù)诫s的N型襯底上，這樣可以減少NPN管發(fā)射區(qū)的少子存儲(chǔ)，并可在NPN管中形成加速載流子度越的雜質(zhì)分布，從而減小了平均傳輸時(shí)間tpd，又可適當(dāng)解決NPN管和PNP管對(duì)襯底材料電阻率的不同要求，有利于提高兩者的電流增益，所以此工藝采用的比較多。N+注入條N+PPEC1C2BN+-SUB圖6.9外延型I2L電路工藝結(jié)構(gòu)剖面N+N-epi(2)混合型I2L電路的工藝結(jié)構(gòu)混合型I2L電路是指在一個(gè)芯片上除了I2L電路以外，還有其他類型的電路(TTL、ECL和模擬電路)。其工藝結(jié)構(gòu)剖面如圖6.10所示。共7次光刻5次擴(kuò)散。特點(diǎn)是設(shè)計(jì)靈活性大，工藝兼容存在一定困難。N+N+N+N+P+P+PPPPN-epiN-epiN+-BLN+-BLN+P-SUBC2BC1ECE注入條BTTL或ECL電路I2L電路圖6.10混合型I2L電路工藝結(jié)構(gòu)剖面2.工藝控制(1)采用無金工藝為了提高反向工作NPN晶體管的電流增益，要求少子壽命盡可能地長(zhǎng)，所以整個(gè)工藝過程中應(yīng)嚴(yán)格控制金的沾污。(2)低溫退火目的是盡可能地減少體缺陷，從而達(dá)到減少少子復(fù)合中心，并且在退火過程中可以使有害的金屬雜質(zhì)析出，從而達(dá)到提高少子壽命。(3)磷吸收磷硅玻璃對(duì)雜質(zhì)有一定的吸出作用，因此采用磷硅玻璃工藝也可以提高少子的壽命。(4)基區(qū)硼擴(kuò)散在I2L電路NPN基區(qū)擴(kuò)散的同時(shí)，形成橫向PNP管的E、C區(qū)，所以可通過對(duì)硼擴(kuò)散濃度和結(jié)深的控制來控制NPN管的b和PNP管的a。(5)集電區(qū)磷擴(kuò)散通過集電區(qū)磷擴(kuò)散濃度和結(jié)深的控制也可以起到控制NPN管的b的作用。(6)接觸孔光刻的針孔控制由于I2L電路的集成度高，芯片上鋁覆蓋的面積較大，因此接觸孔光刻的針孔影響很大，已成為實(shí)現(xiàn)大規(guī)模集成電路的一個(gè)關(guān)鍵問題。(7)橫向PNP管基區(qū)寬度及其均勻性的控制橫向PNP管的基區(qū)寬度是決定其電流增益a的關(guān)鍵參數(shù)。應(yīng)從版圖、光刻等方面給以重視。6.5.2I2L電路的版圖設(shè)計(jì)1.總體布局I2L電路無論規(guī)模多大，都可看成是由圖6.1所示的基本單元組成，特點(diǎn)是所有單元的NPN管的發(fā)射區(qū)公用(接地)。為了充分利用注入電流和提高集成度，整個(gè)電路的布局大致如下：由一根公用注入條供電，而把所有的多集電極NPN管按電路要求整體地排列在注入條的兩側(cè)，如圖6.11所示。有時(shí)為了電路布局的需要，也可以由連在一個(gè)總電源的幾個(gè)注入條供電，此時(shí)應(yīng)考慮對(duì)各注入條的均勻供電；有時(shí)也可把NPN管的基區(qū)排列在注入條的一側(cè)，但這種結(jié)構(gòu)會(huì)損失一部分注入電流。注入條PPPPNN+環(huán)圖6.11I2L電路的版圖排列BBBN+N+N+N+N+N+P2.注入條的設(shè)計(jì)為了保證注入電流的均勻性，常采用以下措施：整個(gè)注入條開出接觸孔，并且全部用鋁覆蓋，作成等位線；使用多注入條時(shí)，確保各注入條對(duì)總電源等電位；不允許鋁線跨越注入條，否則會(huì)影響注入電流的均勻性；注入條的長(zhǎng)度應(yīng)適當(dāng)考慮，雖然長(zhǎng)注入條對(duì)集成度有利，但對(duì)制板、光刻的要求較高，影響成品率。3.NPN管基極條的設(shè)計(jì)

NPN管的基區(qū)條寬，相對(duì)于注入條的排列方式及引線孔位置的設(shè)計(jì)，會(huì)直接影響注入邏輯門的工作電流范圍、延遲時(shí)間以及電路的集成度。C1C2C3AC1C3C2BC1C2C3C注入條集成度增加速度、電流增加圖6.12基極條的排列對(duì)I2L電路性能的影響(1)對(duì)集成度的影響上圖中A排列集成度最高；而C排列的集成度最低；B排列則介于兩者之間。(2)對(duì)驅(qū)動(dòng)能力的影響基極條正對(duì)注入條部分的寬度，稱為有效基區(qū)周長(zhǎng)，它決定注入電流的大小。如圖6.13所示。圖中基極條寬分別為L(zhǎng)0/2,LO,2L0，相應(yīng)的注入電流為IO/2,I0,2I0。驅(qū)動(dòng)能力也滿足相應(yīng)的比例關(guān)系。I0/2I02I0注入條L0/2L02L0圖6.13不同基區(qū)條寬對(duì)應(yīng)不同注入電流由于圖6.12 中C排列與A排列相比，有更長(zhǎng)的有效基區(qū)周長(zhǎng)，故在同樣情況下，它可以得到更大的注入電流。所以。C排列的驅(qū)動(dòng)能力最強(qiáng)。(3)對(duì)電流范圍的影響從反向運(yùn)用NPN管基極電阻的影響可知，對(duì)于圖6.12中A排列，其C3端據(jù)基極接觸孔最遠(yuǎn)，基極串連電阻最大，因而C1端的電流增益b最小，且隨電流的變化最明顯。因而這種排列的門，工作電流范圍較??；而C排列的三個(gè)輸出端有相同的、很小的基極電阻，故工作電流范圍最大。(4)對(duì)門延遲時(shí)間的影響對(duì)應(yīng)與圖6.12的排列，C排列速度最快，A最慢。(5)門間的互連線對(duì)應(yīng)與圖6.12的三種排列，A排列各門之間的互連線比較容易，而B,C排列的互連比較困難。4.NPN管基極引線孔位置的選擇基極引線孔的位置就是門的輸入端，下圖所示的A、B、C三種不同情況中，A的速度最快,C的速度最慢。因?yàn)橐€孔的位置不同，引入的基極電阻的大小也不同，而電阻越大，充放電時(shí)間越長(zhǎng)，速度就越慢。圖6.14