處理器構件一、基礎知識

流水線的基礎指令流水線的設計數據流水線的設計二、高性能的設計技術超標量設計技術超流水線設計技術后RISC、多媒體和超長指令字技術三、處理器的發展未來的處理器芯片將可能是：更高密度；更大微芯片；更高的時鐘速率；更高的lLP開發；更低的CPI；更大的功耗；更復雜的軟件支持。1.硬件發展趨向和物理極限

1994年半導體工業協會(SIA)已預測：在2010年將生產出有8億晶體管的CPU芯片，該芯片會有數千個引腳，1000位總線，超過2GHz的時鐘速率以及功耗將高達180瓦。微處理器性能在10年內將增加50倍。主要限制：在體系結構和編譯器方面若沒有大的突破，要開發更高的ILP是相當困難的。另一個限制是巨型CPU芯片所釋放的過分熱量，冷卻和封裝將是實際問題。物理障礙在未來的幾年中有待跨越。

2.未來的工作負載和挑戰

處理器體系結構的發展受所期望的應用工作負載的驅動。在以后的20年中，無論是對通用還是對專用處理器來講它們的工作負載將會有很大變化。用戶接口將消耗多媒體微處理器中更多功率。在實時和嵌入式應用中的多媒體工作負載將會繼續增長。四、未來微處理器的體系結構下面提供一些正在開發先進體系結構的美國的主要研究小組。目的：追蹤他們未來的成果。(1)多路超標量處理器YalePatt領導的密西根大學的研究小組研究了后RISC的特性，如下圖；針對當今的超標量處理器大都是3或4發射的設計，已弄清指令供應、數據存儲器供應以及1個可實現的執行核心是妨礙目前超標量提升到16路或32路設計的關鍵問題；提議采用無序取指、多種混合的轉移預測器以及路徑高速緩存以改善指令供應；提議使用巨大的片內高速緩存和對數據值的猜測以增強數據供應；提倡使用大型的無序發射指令窗口(2000條指令)；功能部件的群集堆以及對就緒指令的層次調度；提議欲保持與目前單處理器芯片的軟件兼容性。(2)超級猜測處理器JohnShen領導的卡內基—梅隆大學小組提出；側重于在所有層次上使用大規模猜測以達到改善性能目的。他們提出了一個超流(Superflow)微體系結構，取指寬度32，重排序緩沖器128以及供各種存儲器構造使用的128項存儲隊列；他們使用的是弱相關模型，從而對于某些基準程序可達到每周期處理多至19條指令(IPC)的超級猜測性能，而對于SPEC95的整數基準程序組可獲得的調和均值性能為9IPC。這種模型的使用不需要重新編譯或對ISA進行改變。他們的研究成果在許多方面是對密西根的多路超標量體系結構的補充。(3)同時執行的多線程處理器：由SusanEggerst領導的華盛頓大學的研究小組提出的；同時執行多線程(SMT)代表多現場單處理器。SMT方法遠離了那些單線程的單處理器體系結構。SMT處理器在由多道程序工作負載產生的多線程間共享一條激進流水線。該方法的成功與否主要取決于線程級的高ILP的可用性。到目前為止，只有模擬的實驗結果證明該方法可獲得某種性能增益。(4)路徑(多標量)處理器由威士康星大學的Smith和VaJaeyam提出的。其構思是使用由多個片內處理器核心組成的路徑處理器，各個核心同時執行代碼的一個不同路徑。除了一個核心以外，其他核心都使用轉移預測選擇路徑并猜測地執行這些路徑。威士康星小組認為未來的多標量處理器將主要依賴于復制、層次化和預測方法以動態地增加一般順序程序的執行速度。(5)向量IRAM處理器IRAM-Intelligentrandomaccessmemory。這是DavidPattersonl領導的加州大學伯克萊分校的一個研究項目。針對存儲器性能瓶頸開展。探索DRAM技術可將可擴展多處理器嵌入到片內的大型存儲器陣列中。巨大片內存儲器容量和高帶寬應使成本有效的向量處理機比傳統的體系結構獲得高得多的性能。他們相信未來的工作負載將會含有更多可向量化成分。(6)單片多處理器斯坦福大學開發單片多處理器(CMP)的研究項目；它在單芯片上實現4到16個快速處理器。每個處理器與一個小型的1級高速緩存緊密耦合，而所有處理器又共享一個大型的2級高速緩存。這些處理器可合作處理一個并行作業或是各自運行獨立任務。要使CMP要求編譯器必須顯式地使代碼并行化。CMP體系結構與老的ISA不兼容，雖然它們可以緩慢或低效地運行在小規模處理器上。斯坦福研究人員期待線程和進程并行性在未來將會廣為流傳。(7)原始(可構造)處理器MIT計算機科學實驗室的研究項目提出了遠離傳統的體系結構。它的基本思想是在單芯片上用幾百個，每個帶有某些可