PAGE共5頁(yè)第2頁(yè)學(xué)號(hào)姓名學(xué)號(hào)姓名密封線(xiàn)一、選擇題（答案可能不唯一）（10分）1.關(guān)于高寬長(zhǎng)比MOS管的版圖，下列說(shuō)法正確的是(ABCD)A.高寬長(zhǎng)比MOS管通常采用Multi-finger的方式繪制。B.高寬長(zhǎng)比MOS管采用Multi-finger后其源/漏極的面積會(huì)減少。C.高寬長(zhǎng)比MOS管可以通過(guò)若干個(gè)小MOS管的并聯(lián)形式繪制。D.高寬長(zhǎng)比MOS管采用Multi-finger后其柵極電阻會(huì)減小。2.NMOS管的襯底接法正確的是(C)A．高電位； B．低電位；C．地。3.1965年，GordonMoore提出了著名的摩爾定律，指出：每三年晶體管的集成數(shù)目就會(huì)翻_________番。（B）A．1； B．2；C．3；D．4。4.當(dāng)有一反向偏置電壓加在襯底和源之間時(shí)，耗盡區(qū)加寬，使得閾值電壓（A）A．增大 B．減小 C．不變 D．先增大后減小5.集成電路技術(shù)中，銅取代鋁成為最主要的互連金屬的主要原因是：（A）A、銅具有更高的導(dǎo)電率；B、銅具有更低的導(dǎo)電率；C、銅更容易刻蝕加工；D、銅具有更好熱導(dǎo)率。二、名詞解釋?zhuān)簻贤ㄩL(zhǎng)度調(diào)制效應(yīng)Latch-up效應(yīng)(10分)溝通長(zhǎng)度調(diào)制效應(yīng)：MOSFET飽和區(qū)中，由于有效溝道長(zhǎng)度減小，使得當(dāng)Vds增加時(shí)，Ids不再恒定仍然增加的現(xiàn)象。這是因?yàn)闇系纼啥说暮谋M區(qū)的寬度增加了，而反型層上的飽和電壓不變，溝道距離減小了，于是溝道中水平電場(chǎng)增強(qiáng)了，增加了電流。Latch-up效應(yīng)：標(biāo)準(zhǔn)CMOS工藝的器件結(jié)構(gòu)隱含著一個(gè)PNPN閂鎖夾層，寄生了一個(gè)水平NPN晶體管和垂直P(pán)NP晶體管，形成寄生效應(yīng)的等效電路。在正常條件下，該結(jié)構(gòu)中所有的PN結(jié)都處于反偏狀態(tài)，對(duì)電路的正常工作沒(méi)有影響。但如果由于某種原因使得兩個(gè)晶體管進(jìn)入有源工作區(qū)，所示電路可能形成一個(gè)很強(qiáng)的正反饋，寄生雙極型晶體管將導(dǎo)通大量的電流，致使電路無(wú)法正常工作，這種現(xiàn)象被稱(chēng)為L(zhǎng)atch-Up效應(yīng)。三、說(shuō)明L、W對(duì)MOSFET的速度、功耗、驅(qū)動(dòng)能力的影響。(15分)MOSFET的漏極電流在非飽和區(qū)和飽和區(qū)內(nèi)分別為 非飽和區(qū) 飽和區(qū)根據(jù)上面兩表達(dá)式，我們得出如下3個(gè)結(jié)論：1） LIds Ids toxIds (減小L和tox引起MOSFET的電流控制能力提高)2） WIdsP (減小W引起MOSFET的電流控制能力和輸出功率減小)3） (L+tox+W)Ids=CAMOS同時(shí)減小L，tox和W，可保持Ids不變，但導(dǎo)致器件占用面積減小，電路集成度提高。因此縮小MOSFET尺寸是VLSI發(fā)展的總趨勢(shì)！MOSFET的動(dòng)態(tài)特性，亦即速度，取決于RC網(wǎng)絡(luò)的充放電的快慢，進(jìn)而取決于，電流源Ids的驅(qū)動(dòng)能力，跨導(dǎo)的大小，RC時(shí)間常數(shù)的大小，充放電的電壓范圍，即電源電壓的高低。4）MOSFET的速度可以用單級(jí)非門(mén)(反相器)的時(shí)延D來(lái)表征。Scaling-down(L,W,tox,VDD)對(duì)MOSFET速度的影響：(L，W，tox)Ids D基本不變,但是 VDD (L，W，tox) 所以，器件尺寸連同VDD同步縮小后，器件的速度是提高的。器件時(shí)延降低倍器件速率提高倍四、簡(jiǎn)述一層多晶硅兩層金屬N阱CMOS工藝主要步驟。（10分）形成n阱區(qū)確定nMOS和pMOS有源區(qū)場(chǎng)和柵氧化（thinox）形成多晶硅并刻蝕成圖案p+擴(kuò)散n+擴(kuò)散刻蝕接觸孔沉積第一金屬層并刻蝕成圖案沉積第二金屬層并刻蝕成圖案形成鈍化玻璃并刻蝕焊盤(pán)圖1一層多晶硅兩層金屬n阱CMOS工藝主要步驟五、用Verilog語(yǔ)言編寫(xiě)JK觸發(fā)器和T觸發(fā)器的程序。(15分)同步JK觸發(fā)器modulejk_ff(clk,r,s,q,qb);inputj,k,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({j,k})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=~q;endcaseendendmodule同步T觸發(fā)器modulet_ff(r,t,q,qb,clk);inputr,t,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）beginif(r)q<=0;elseq<=~ｑ；endendmodule六、計(jì)算只用第四層金屬構(gòu)成的焊盤(pán)對(duì)地電容及使用第四層金屬和第三層金屬的焊盤(pán)對(duì)地的電容。假設(shè)焊盤(pán)尺寸為75um×75um,所用的電容參數(shù)如下圖所示。（15分）對(duì)只用第四層金屬的焊盤(pán)，Ctot=752×6+75×4×15=38.25fF對(duì)使用了第四層金屬和第三層金屬的焊盤(pán)Ctot=752×9+75×4×(17＋15)=62.22fF七、用SPICE程序仿真出MOS管的輸出特性曲線(xiàn)。（10分） .titleCH6-3 .include“models.sp” M12100nmosw=5ul=1.0u Vds205 Vgs101 .dcvds050.2vgs151 .printdcv(2)i(vds) .end八、NMOS晶體管如圖，其參數(shù)如下：VT=1V（閾值電壓），μch=1000cm2V-1S-1（溝道遷移率），εox=3×10-13Fcm-1（氧化層介電常數(shù)），tox=30nm（氧化層厚度），W=5um（柵寬），L=0.5um（柵長(zhǎng)），分別計(jì)算電阻RL＝0k，1k和10k時(shí)晶體管的跨導(dǎo)gm。（15圖1RL=0KVGS=VDS=2VVGS<VDS+VT因此MOS管工作在飽和區(qū)RL=1K假定MOS管工作在飽和區(qū)VDS=VDD-RL