基于0．13微米CMOS工藝實現(xiàn)FPGA芯片存儲器模塊的設計1、引言FPGA的片上存儲資源有兩種實現(xiàn)方式：細粒式和粗粒式。所謂細粒式，是指每個基本邏輯單元可以配置成一個小的存儲器．若干個小存儲器冉通過合并進行擴展。它不需要額外邏輯，但存儲密度較低，適用于存儲需求不多的應用。而粗粒式，就是將大容量的存儲器模塊嵌入到FPGA芯片中作為專用存儲單元，與細粒式相比具有存儲密度高的優(yōu)點，適用于數(shù)據(jù)處理等需要大量片上存儲空間的情況。隨著FPGA應用日益廣泛，大容量存儲需求越來越多，嵌入式存儲器模塊因此已經成為FPGA芯片中十分重要的資源。并且與普通存儲器相比，它們具有更靈活的可配置性。本文所設計的存儲器模塊是我們FPGA芯片的一部分，其功能、結構、布局都為整個芯片服務。它是一個基于0．13微米CMOS工藝的同步18Kb雙端口存儲器，可以配置成為ROM或SRAM，每個端口支持6種數(shù)據(jù)寬度和3種寫入模式，并且可以選擇控制信號的極性，對每個輸出端口獨立地進行置0／置1操作。在應用中，多個存儲器模塊可以通過合并實現(xiàn)深度或寬度的擴展，也可以作為FIFO或大的查找表使用。2、存儲器模塊的設計2．1層次結構從FPGA芯片的角度，該電路分為邏輯層和配置層，如圖1所示。邏輯層是一個靜態(tài)存儲器，有A和B兩個獨立的端口。en為片選信號，we為讀寫控制信號，ssr為間步預置控制信號。配置層的作用是為邏輯層提供配置信號，從而選擇存儲模塊的配置模式。每個配置信號對應配置層的一個6管配置單元，在FPGA初始化階段被賦值后送到邏輯層。2．2存儲單元存儲單元采用圖2（a）所示的8管雙端口結構，每個端口對應一條的字線和一對位線。當字線電位拉高時，對應的兩個NMOS管打開，數(shù)據(jù)通過位線寫入或者讀出。作為ROM使用時，為了實現(xiàn)對存儲單元的初始化，必須提供一個從配置層到存儲單元的數(shù)據(jù)通道。我們的實現(xiàn)方式如圖2（b）所示，即在A端口增加字線、位線選擇器。awl_lgc、abl_lgc為邏輯層中A端I=I的字線和位線，cfgwl、cfgbl為來自配置層的字線和位線。當模式選擇信號modesel為低電位時，配置層的字線和位線通過，完成對存儲器的初始化。反之，邏輯層的字線和位線通過，該存儲器即為普通靜態(tài)存儲器。圖1存儲器模塊層次結構圖2存儲單元設計圖3三種寫入模式示意圖該存儲器模塊有三種寫入模式，對應進行寫操作時輸出端口的三種狀態(tài)（圖3）。Read_First表示在寫入新的數(shù)據(jù)之前，先把存儲單元中舊的數(shù)據(jù)讀出來，即在一個時鐘周期內完成先讀后寫兩步操作；Write_First表示寫入的數(shù)據(jù)同時也是讀出的數(shù)據(jù)；Nochange表示在寫操作過程中輸出端口狀態(tài)保持不變。ReadFirst是默認模式，其實現(xiàn)的關鍵在于下面介紹的預充電電路。因為讀寫操作都必須經過位線，為了實現(xiàn)一個時鐘周期內先讀后寫的功能，讀和寫就必須在兩個不同的時間窗121進行。為此設計如圖4（a）的預充電電路。dw、dwn是準備寫入的數(shù)據(jù)，由輸入信號經過一定邏輯產生；dr、dm是準備讀出的數(shù)據(jù)，經過靈敏放大器等電路處理后送到輸出端。yi為預充電控制信號，rdctl為讀控制信號，wtcd為寫控制信號，它們的時序關系如圖4（b）所示。yi為低電平期間兩條位線都被拉到VDD，讀寫操作均被關閉。vi的高電平窗121約為0．5ns，此間先用半個窗口時間進行讀操作（rdcfl拉低），再用后半個窗口時間進行寫操作（wIctl拉低）。這樣讀出的時候寫入路徑關閉，寫入的時候讀出路徑關閉，從而實現(xiàn)了先讀舊數(shù)據(jù)后寫新數(shù)據(jù)的目的。圖4預充電電路圖5數(shù)據(jù)寬度選擇電路2．4數(shù)據(jù)寬度選擇電路經過圖5所示的電路，存儲器模塊可以實現(xiàn)6種數(shù)據(jù)寬度的選擇（16Kxl，8Kx2．4Kx4。2Kx9，1Kxl8，512x36）。其中，每一個多路選擇器（MUX）由一位地址信號控制，起到地址譯碼的作用。寫數(shù)據(jù)時，總線選擇陣列從36個輸入數(shù)據(jù)中選出需要的數(shù)據(jù)，經過多路選擇器的地址譯碼，寫入相應的存儲單元。讀數(shù)據(jù)時，每個多路選擇器或者輸出所需要的數(shù)據(jù)或者保持高阻狀態(tài)，這些數(shù)據(jù)進入總線選擇陣列并送到對應的輸出端口。所有數(shù)據(jù)寬度模式復用36個輸入端和36個輸出端，不同模式占用的端口不同。對于512x36模式，所有端口均被利用，但是對寬度小于36的模式就必然存在多余端口。為了避免這些不用的端口浮空可能引起的電路不穩(wěn)定性，在使用時它們會被自動接到VDD或GND。3、驗證方法和結果由于本文所設計的存儲器模塊信號數(shù)量多、工作模式的組合多樣，我們采用行為級仿真工具Modelsim和晶體管級仿真工具Hsim協(xié)同仿真的方式對其進行驗證。利用行為級仿真可以方便觀察電路的功能是否實現(xiàn)，加速驗證進度，特別是當驗證電路擴展到存儲器陣列甚至整個FPGA芯片的時候。而通過晶體管級的仿真可以得到詳細而比較精確的時序參數(shù)，例如上升/下降時間、延時等。圖6為Modelsim中A端口Read_First和Write兩種寫操作模式的仿真波形，從中可以清楚地看出二者的特點和區(qū)別。圖6仿真波形訪問時間是存儲器性能的重要指標，我們選擇位于位線結構頂端的存儲單元作為關鍵路徑進行讀寫操作，測定數(shù)據(jù)在輸出端的有效時間相對時鐘上升沿的延遲。因為不同數(shù)據(jù)寬度模式下信號經過的路徑長短不同，它們的延遲也必然不同。仿真結果顯示：512x36模式下延遲時間最短為1．75ns，16Kxl模式下延遲時間最長為2．7ns，與理論上一致。4、版圖實現(xiàn)我們以全定制的方式完成了該模塊的核心版圖部分，如圖7所示，稱之為存儲器核。存儲單元陣列被分成兩部分，由位于中間的譯碼器和控制電路隔開。圖中標示了主要功能模塊的相對位置。根據(jù)整個FPGA芯片的規(guī)劃，金屬層的分配方案如下：所有邏輯電路使用1至4層金屬，5和6層金屬則專用于配置層的字線和位線。該存儲器模塊最終將應用到一系列FPGA芯片中。為了能與周圍通道模塊進行無縫拼接，特定的芯片結構對存儲器模塊的端口位置有特定的要求。因此，需要根據(jù)芯片參數(shù)對上述存儲器核進行布線包裝，把與周圍模塊相連的信號引到相應的位置。為了提高效率，我們采用Synopsys的自動布局布線工具Astro來完成這一布線工作。用腳本命令從記錄芯片結構的文件中讀取必要參數(shù)，生成Astro所需文件，自動布線完成后即得到適用于特定芯片的完整版圖，整個過程完全自動化。圖8中深色部分即為自動布線后產生的一個版圖，四周為FPGA通道模塊的示意圖（cbx，cby，sb）。圖7存儲器核版圖圖8一個包裝后的完整版圖5、結論本文介紹了一種0．13微米CMOST藝下FPGA中嵌入式存儲器模塊的設計與實現(xiàn)。該模塊有兩個獨立端口，可以配置為只讀存儲器或靜態(tài)隨機存儲器，支持6種數(shù)據(jù)寬度和3種寫入模式。采用行為級和晶體管級協(xié)同仿真的方法進行驗證，表明電路性能良好。全定制設計完成的