概述數字上變頻下變頻（,）是數字中頻設計的重要組成部分，其功能是將基帶信號經過內插濾波后變到中頻的頻率，或者將中頻的信號經過抽取濾波后降到基帶的頻率上。系統設計者經常面臨的問題是天線數目以及載波數目在不同應用場景下會改變，此時則提供了一種非常靈活的設計實現手段。本文的主要目的就是介紹多天線多載波數字上下變頻的實現方法，以及提供的一種數字信號處理的工具，的實現架構以 的為例，基帶頻率24天線9載波， 倍上變頻，倍下變頻的情況下， 的架構如圖所示圖，的架構首先4天線9載波，每個載波分兩路，一共4X9X2=2個通道，這2個通道的數據先由 模塊復合到一路上，輸入到 上，做2倍內插以及根升余弦濾波，這是一個121階的濾波器；輸出結果分成4路，分別送到4個 （階）模塊中，做倍內插及補償濾波；這4個濾波器的輸出再被分成24路，送進 i階）模塊中，做倍內插及濾波；其結果進入混頻模塊 ，與 產生的中頻信號混頻后作為最終結果輸出。的架構如圖2所示圖，的架構對而言，入口是個天線下來的數據，經過混頻器區分到不同頻點上，再由抽取濾波器 （階）做倍抽取以及濾波；結果復合到路上，由個 （階）做倍抽取濾波；最后由 （階）做兩倍抽取以及濾波。我們可以看出，對 而言，主要模塊是濾波器，混頻器，以及數控振蕩器，復用解復用邏輯占用的資源非常小。濾波器占用了大部分資源，包括查找表，寄存器，，乘法器。因此優化濾波器設計，以節省資源，用K量小規模的實現更多通道的數字上下變頻，成為主要的實現難度。簡介是 的一種設計工具，可以把它看作和實現軟件 之間的一個橋梁。簡單來說，在環境下，調用 提供的庫元件，搭建的這么一個數學模型系統，不僅可以在 中仿真，還能直接生成一個 的工程，綜合布局布線后上硬件驗證。這里有一點是要強調的，只能調用 中的庫元件才能生成一個可以綜合實現的工程。DSP-BUILDER8.0以后的版本，提供了一個新的ADVANCEDBLOCK的特性，用這個新特性產生的FIR濾波器，較之以往的版本，在資源優化方面有了巨大的改進。如18通道61階的5倍內插濾波器，由老版本生成的IP所占用的資源與ADVANCEDBLOCK的比較，如下表所示：ALU* ：'REG爐老版本爐引小6注217^533^.加3ALUTREGM9KDSP18*18老版本3116522813advanced217533712老版本生成的IP所占用的資源與ADVANCEDBLOCK的比較可以看出，使用ADVANCEDBLOCK,無論是查找表，寄存器，還是RAM的資源，都有非常明顯的降低。此外ADVANCEDBLOCK還有一些顯著的優點：1、通道接口較之以往變的非常簡單清晰，無論輸入輸出，主要信號只有3個，數據data，數據有效data_vld以及通道號channel。2、自動插入流水。只需要設置好相應參數，如時鐘頻率，目標器件，復用倍數等，它會在使用盡量少的資源并且滿足時序的情況下，自動判斷是否加入PIPELINE。3、系統層面的設計。它生成的所有模塊，包括FIR濾波器，都有一組系統接口，可以通過不同地址對內部寄存器，如系數等，進行訪問。4、自動實現資源復用。在時鐘復用關系確定后，它能自動實現資源復用，使設計者從繁瑣的優化工作中解放出來，專注于系統層面的設計。functionImgZoom(Id)//重新設置圖片大小防止撐破表格{varw=$(Id).width;varm=650;if(w整個設計的FPGA實現的資源以及功耗這個4天線9載波的設計在AlteraCorporation的3SE80F1152I3上實現，工作頻率為180倍基帶速率時鐘，即230MHz。所消耗資源如下表所示ALUT爐REG爐M9K審數目爐限即19068+J5兆爐所占百分比％。30%^ .ALUTREGM9KDSP18*18數目1338519068330532所占百分比%21%30%67％79％整個設計的FPGA實現的資源以及功耗內核靜態功耗為734.58mW內核動態功耗為2705.63mWIO功耗為236.82mW全部功耗加起來為3677.04mW。3SE80是AlteraCORPORATION的65納米產品STRATIXIII中的一款。這一系列產品在設計過程中考慮了很多功耗優化的因素，因此功耗特性比較好