第1頁，共49頁，2023年，2月20日，星期三27-1多級結構的存儲器系統概述

存儲器的作用計算機中用來存放程序和數據的部件，是計算機的重要組成程序和數據的共同特點：二進制位串

輸入設備輸出設備入出接口和總線外存設備主存儲器高速緩存控制器運算器第2頁，共49頁，2023年，2月20日，星期三37-1多級結構的存儲器系統概述存儲器概述能夠有兩個穩定狀態來表示二進制中的“0”和“1”；容易識別，兩個狀態能方便地進行轉換一個二進制位（bit）是構成存儲器的最小單位；字節Byte（1B=8bits）是數據存儲的基本單位。單元地址是內存單元的唯一標識。存儲器具有兩種基本的訪問操作：讀和寫。第3頁，共49頁，2023年，2月20日，星期三47-1多級結構的存儲器系統概述

存儲器的分類

（1）按存儲介質分類

半導體器件：半導體存儲器（RAM、ROM，用作主存）

磁性材料：磁表面存儲器（磁盤、磁帶，用作輔存）

光介質：光盤存儲器（用作輔存）（2）按存取方式分類

隨機存取存儲器：存儲器中任何存儲單元的內容都能被隨機存取，且存取時間和存儲單元物理位置無關（主存）

順序存取存儲器：存取時間和存儲單元的物理位置有關（磁盤、磁帶）

相聯存儲器：按內容訪問。第4頁，共49頁，2023年，2月20日，星期三57-1多級結構的存儲器系統概述（3）按存儲器的讀寫功能分類

只讀存儲器（ROM）：一般隱含指隨機存取。

讀寫存儲器（RAM）：一般隱含指隨機存取。（4）按信息的可保存性分類

永久記憶的存儲器：又稱非易失性存儲器，在斷電后還能保存信息（輔存、ROM）

非永久記憶的存儲器：又稱易失性存儲器，在斷電后信息丟失（主存中的RAM）（5）按在計算機系統中的作用分類主存儲器：又稱內存，為主機的一部分，用于存放系統當前正在執行的數據和程序，屬于臨時存儲器。在現代計算機中，主存儲器處于全機的中心地位。

輔助存儲器：又稱外存，為外部設備，用于存放暫不用的數據和程序，屬于永久存儲器。第5頁，共49頁，2023年，2月20日，星期三67-1多級結構的存儲器系統概述

存儲器的分類綜述

主存儲器輔助存儲器存儲器RAMROMSRAMDRAM磁盤光盤軟盤硬盤→Cache磁帶MROMPROMEPROME2PROMCD-ROMWORMEOD第6頁，共49頁，2023年，2月20日，星期三77-1多級結構的存儲器系統概述

存儲器的性能指標1.存儲容量：指存儲器可容納的二進制信息量，描述存儲容量的單位是字節或位。量化單位：

1K＝2101M＝2201G＝2301T＝240存儲器芯片的存儲容量＝存儲單元個數×每存儲單元的位數第7頁，共49頁，2023年，2月20日，星期三87-1多級結構的存儲器系統概述2.存儲速度：由以下3個量來衡量。

存取時間（MemoryAccessTimeTA）：指啟動一次存儲器操作到完成該操作所需的全部時間。存取時間愈短，其性能愈好。通常存取時間用納秒（ns＝10-9S）為單位。

存取周期（MemoryCycleTimeTC）：指存儲器進行連續兩次獨立的存儲器操作所需的最小間隔時間。通常TC≥TA。

存儲器帶寬：是單位時間里存儲器所能存取的最大信息量，存儲器帶寬的計量單位通常是位/秒（bps）或字節/秒，它是衡量數據傳輸速率的重要技術指標。第8頁，共49頁，2023年，2月20日，星期三97-1多級結構的存儲器系統概述3.存儲器的價格：用每位的價格來衡量。設存儲器容量為S，總價格為C，則位價為C/S(分/位)。它不僅包含了存儲元件的價格，還包括為該存儲器操作服務的外圍電路的價格。4.可靠性：指存儲器正常工作（正確存取）的性能。5.功耗：存儲器工作的耗電量。存儲容量、速度和價格的關系：速度快的存儲器往往價格較高，容量也較小。容量、速度和價格三個指標是相互制約的。第9頁，共49頁，2023年，2月20日，星期三10存儲器層次通用寄存器Cache主存儲器磁盤存儲器脫機存儲器存儲周期<10ns10～60ns60～300ns10～30ms2～20min存儲容量<512B8KB～2MB32MB～1GB1GB～1TB5GB～10TB價格很高較高高較低低材料工藝ECLSRAMDRAM磁表面磁、光等

存儲器的主要性能特性比較7-1多級結構的存儲器系統概述第10頁，共49頁，2023年，2月20日，星期三117-1多級結構的存儲器系統概述

存儲器追求的目標盡可能快的存取速度：應能基本滿足CPU對數據的要求盡可能大的存儲空間：可以滿足程序對存儲空間的要求盡可能低的單位成本：（價格/位）在用戶能夠承受范圍內第11頁，共49頁，2023年，2月20日，星期三127-1多級結構的存儲器系統概述怎么實現這個目標？用多級結構存儲器把要用的程序和數據，按其使用的急迫程度分段調入存儲容量不同、運行速度不同的存儲器中，并由硬軟件系統統一調度管理

【例】三級結構存儲器：cache－主存－輔助存儲器選用生產與運行成本不同的、存儲容量不同的、讀寫速度不同的多種存儲介質，組成一個統一的存儲器系統，使每種介質都處于不同的地位，發揮不同的作用，充分發揮各自在速度、容量、成本方面的優勢，從而達到最優的性能價格比，以滿足使用要求。

【例】用容量更小但速度最快的SRAM芯片組成CACHE，容量較大速度適中的DRAM芯片組成主存儲器，用容量特大但速度較慢的磁盤設備構成輔助存儲器。第12頁，共49頁，2023年，2月20日，星期三137-1多級結構的存儲器系統概述寄存器組（CPU內）CACHE（高速緩存）主存儲器（內存）輔助存儲器（外存）小大容量速度快慢

多級結構的存儲器系統多級結構存儲器之間應滿足的原則一致性原則

同一個信息可以處在不同層次存儲器中，此時，這一信息在幾個級別的存儲器中應保持相同的值。包含性原則

處在內層的信息一定被包含在其外層的存儲器中，反之則不成立，即內層存儲器中的全部信息是其相鄰外層存儲器中一部分信息的復制品。第13頁，共49頁，2023年，2月20日，星期三147-1多級結構的存儲器系統概述

程序運行的局部性原理時間方面：在一小段時間內，最近被訪問過的程序和數據很可能再次被訪問，如：程序循環空間方面：在空間上這些被訪問的程序和數據往往集中在一小片存儲區，如：數組存放指令執行順序方面：在訪問順序上，指令順序執行比轉移執行的可能性大(大約5:1)以最低廉的價格提供盡可能大的存儲空間以最快速的技術實現高速存儲訪問第14頁，共49頁，2023年，2月20日，星期三157-2主存儲器部件的組成與設計計算機中存儲正處在運行中的程序和數據(或一部分)的部件，通過地址、數據、控制三類總線與CPU等其他部件相連。特點：主存儲器可以被CPU直接存取（訪問）。一般由半導體材質構成。隨機存取：讀寫任意存儲單元所用時間是相同的，與單元地址無關。與輔存相比，速度快，價格高，容量小。地址總線AB

的位數決定了可尋址的最大內存空間數據總線DB

的位數與工作頻率的乘積正比于最高數據入出量控制總線CB

指出總線周期的類型和本次讀寫操作完成的時刻第15頁，共49頁，2023年，2月20日，星期三167-2主存儲器部件的組成與設計

主存儲器的讀寫過程主存儲體數據寄存器地址寄存器/WE/CS0/CS1讀過程：給出存儲單元地址給出讀命令保存讀出內容寫過程：給出存儲單元地址給出要寫入的數據給出寫命令主存儲體第16頁，共49頁，2023年，2月20日，星期三177-2主存儲器部件的組成與設計

半導體存儲器的分類第17頁，共49頁，2023年，2月20日，星期三187-2主存儲器部件的組成與設計SRAM存儲器使用雙穩態觸發器表示0和1代碼。電源不掉電的情況下，信息穩定保持（靜態）。存取速度快，集成度低（容量小），價格高。常用作高速緩沖存儲器Cache。第18頁，共49頁，2023年，2月20日，星期三197-2主存儲器部件的組成與設計地址譯碼方式：線性譯碼方式雙向譯碼方式第19頁，共49頁，2023年，2月20日，星期三207-2主存儲器部件的組成與設計【例】2114SRAM存儲器（1K×4位）

2114地址線10根數據線4根A9～A0D3～D0CSWE片選線寫使能OE讀使能第20頁，共49頁，2023年，2月20日，星期三217-2主存儲器部件的組成與設計DRAM存儲器

使用半導體器件中分布電容上有無電荷來表示0和1代碼。讀出后信息被破壞；即使電源不掉電的情況下，信息也會丟失，因此需要不斷刷新。存取速度慢，集成度高（容量大），價格低。常用作內存條。第21頁，共49頁，2023年，2月20日，星期三227-2主存儲器部件的組成與設計4M4位的DRAM第22頁，共49頁，2023年，2月20日，星期三237-2主存儲器部件的組成與設計DRAM的讀/寫過程第23頁，共49頁，2023年，2月20日，星期三247-2主存儲器部件的組成與設計SRAM和DRAM的對比比較內容SRAMDRAM存儲信息0和1的方式雙穩態觸發器極間電容上的電荷電源不掉電時信息穩定信息會丟失刷新不需要需要集成度低高容量小大價格高低速度快慢適用場合Cache主存第24頁，共49頁，2023年，2月20日，星期三257-2主存儲器部件的組成與設計存儲器類別擦除方式能否單字節修改寫機制MROM只讀不允許否掩膜位寫PROM寫一次讀多次不允許否電信號EPROM寫多次讀多次紫外線擦除，脫機改寫否電信號E2PROM寫多次讀多次電擦除，在線改寫能電信號FlashMemory寫多次讀多次電擦除，在線改寫否電信號

幾種非易失性存儲器的比較第25頁，共49頁，2023年，2月20日，星期三267-2主存儲器部件的組成與設計

主存儲器與CPU的連接存儲芯片的引腳封裝

地址引腳數量與單元數量有關數據線與單元位數有關第26頁，共49頁，2023年，2月20日，星期三277-2主存儲器部件的組成與設計

存儲器容量擴展的三種方法1.位擴展【例】用1K×4位的SRAM芯片1K×8位的SRAM存儲器第27頁，共49頁，2023年，2月20日，星期三287-2主存儲器部件的組成與設計2.字擴展【例】用1K×８位的SRAM芯片2K×8位的SRAM存儲器

分析地址：A10用于選擇芯片A9~A0用于選擇芯片內的某一存儲單元第28頁，共49頁，2023年，2月20日，星期三297-2主存儲器部件的組成與設計3.字位擴展需擴展的存儲器容量為M×N位,已有芯片的容量為L×K位(L<M,K<N)用M/L組芯片進行字擴展；每組內有N/K個芯片進行位擴展。第29頁，共49頁，2023年，2月20日，星期三307-2主存儲器部件的組成與設計【例】設CPU有16根地址線，8根數據線，并用MREQ#作訪存控制信號（低電平有效），用R/W#作讀/寫控制信號（高電平為讀，低電平為寫）。現有下列存儲芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8譯碼器和各種門電路。要求：（1）主存的地址空間滿足下述條件：最小8K地址為系統程序區（ROM區），與其相鄰的16K地址為用戶程序區（RAM區），最大4K地址空間為系統程序區（ROM區）。（2）請分析存儲芯片的片選邏輯，存儲芯片的種類、片數（3）畫出CPU與存儲器的連接圖。第30頁，共49頁，2023年，2月20日，星期三317-2主存儲器部件的組成與設計解：（1）首先根據題目的地址范圍寫出相應的二進制地址碼。0000H~1FFFH2000H~5FFFHF000H~FFFFH第31頁，共49頁，2023年，2月20日，星期三327-2主存儲器部件的組成與設計（2）選擇芯片最小8K系統程序區←8K*8位ROM，1片16K用戶程序區←8K*8位SRAM，2片；4K系統程序工作區←4K*8位ROM，1片。（3）分配CPU地址線CPU的低13位地址線A12~A0與1片8K*8位ROM和兩片8K*8位SRAM芯片提供的地址線相連；將CPU的低12位地址線A11~A0與1片4K*8位SRAM芯片提供的地址線相連。（4）譯碼產生片選信號第32頁，共49頁，2023年，2月20日，星期三337-2主存儲器部件的組成與設計0000H~1FFFH2000H~5FFFHF000H~FFFFH片內單元選擇片選？門電路第33頁，共49頁，2023年，2月20日，星期三347-2主存儲器部件的組成與設計第34頁，共49頁，2023年，2月20日，星期三357-2主存儲器部件的組成與設計【例】設有若干片256K×8位的SRAM芯片，問如何構成2048K×32位的存儲器？需要多少片RAM芯片？該存儲器需要多少根地址線？畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數據信號、控制信號MREQ#和R/W#。解：采用字位擴展的方法。SRAM芯片個數：2048K/256K×32/8=32片每4片一組進行位擴展，共8組芯片進行字擴展片選：該存儲器需要21條地址線A20～A0，其中高3位用于芯片選擇接到74LS138芯片的CBA，低18位接到存儲器芯片地址。MREQ#：作為譯碼器的使能信號。第35頁，共49頁，2023年，2月20日，星期三367-2主存儲器部件的組成與設計0組1組2組…7組000000H~03FFFFH040000H~07FFFFH1C0000H~1FFFFFH第36頁，共49頁，2023年，2月20日，星期三377-2主存儲器部件的組成與設計設計基本要求需要ROM來存放監控程序需要RAM供用戶和監控程序使用能夠讓用戶進行擴展地址總線：16位，高3位譯碼產生出片選信號數據總線：16位，分為內部DB和外部DB控制總線：時鐘信號：與CPU時鐘同步，簡化設計讀寫信號：由/MIO，REQ和/WE譯碼生成內存和IO讀寫信號教學計算機的內存儲器實例第37頁，共49頁，2023年，2月20日，星期三387-2主存儲器部件的組成與設計教學計算機系統的存儲器的容量為10K16位。有8192個存儲單元、每個存儲單元由16位組成的靜態存儲器芯片58C65ROM有2048個存儲單元、每個存儲單元由16位組成的靜態存儲器芯片6116RAM為組成16位的存儲器，必須使用兩片芯片完成字長擴展（位擴展）；為達到10K的內容容量，還必須用兩片芯片完成存儲單元的數量擴展（字擴展）；為訪問8192個存儲單元，需要使用13位地址，應把地址總線的低13位地址送到每個58C65存儲器芯片的地址引腳；為訪問2048個存儲單元，需要使用11位地址，應把地址總線的低11位地址送到每個6116存儲器芯片的地址引腳；對地址總線的高位部分進行譯碼，產生的譯碼信號送到相應的存儲器芯片的片選信號引腳/CS，用于選擇讓哪一個地址范圍內的存儲器芯片工作，保證不同存儲器芯片在時間上以互斥方式（分時）運行。還要向存儲器芯片提供讀寫控制信號/WE，以區分是讀、還是寫操作，/WE信號為高電平是讀，為低是寫。第38頁，共49頁，2023年，2月20日，星期三397-2主存儲器部件的組成與設計地址總線低13位高位地址譯碼給出片選信號/CS0/CS1高八位數據低八位數據/WE

2K*8bit

8K*8bit

8K*8bit

2K*8bit

譯碼器13113110~1FFFH2000H~27FFH第39頁，共49頁，2023年，2月20日，星期三407-3提高存儲器系統性能的途徑

解決問題：彌補CPU與主存速度上的差異。從存儲器角度，解決問題的有效途徑：主存采用更高速的技術來縮短存儲器的讀出時間，或加長存儲器的字長。在每個存儲器周期中存取幾個字（多體交叉存儲）。采用并行操作的多端口存儲器。在CPU和主存之間加入一個高速緩沖存儲器（Cache），以縮短讀出時間。第40頁，共49頁，2023年，2月20日，星期三417-3提高存儲器系統性能的途徑

動態存儲器系統的快速讀寫技術快速頁式工作技術：連續讀寫屬于同一行的多個列中的數據，其行地址只需在第一次讀寫時送入（鎖存），之后保持不變，則每次讀寫屬于該行的多個列中的數據時，僅鎖存列地址即可，從而省掉了鎖存行地址時間，也就加快了主存儲器的讀寫速度。第41頁，共49頁，2023年，2月20日，星期三427-3提高存儲器系統性能的途徑主存儲器的并行讀寫技術并行讀寫能夠使主存儲器在一個工作周期或略多一點的時間內讀出多個主存字。在靜態和動態的存儲器都可使用并行讀寫技術。主要有兩種方案：一體多字：加寬每個主存單元的寬度優點：降低平均讀出時間，為原來的幾分之一缺點：需要位數足夠多的寄存器緩存數據，多次送數據總線主存儲器WWWWARDB第42頁，共49頁，2023年，2月20日，星期三437-3提高存儲器系統性能的途徑多體交叉編址：利用程序運行的局部性原理，把主存儲器分為幾個獨立讀