數字電子技術第三章自做第一頁，共一百一十七頁，2022年，8月28日主要內容及學習要求1.熟練掌握小規模組合電路的分析方法和設計方法。2.掌握編碼器、譯碼器、數據選擇器、數值比較器、加法器等常用中規模組合邏輯集成器件的基本邏輯功能、實現原理及應用方法。熟練掌握利用譯碼器和數據選擇器實現邏輯函數的方法。3.了解競爭冒險的成因及克服方法。第二頁，共一百一十七頁，2022年，8月28日

3.1組合邏輯電路的分析與設計方法

對于組合邏輯電路，要討論兩個基本問題:組合邏輯電路輸入輸出之間的邏輯關系電路分析:電路設計:實際問題實際邏輯電路第三頁，共一百一十七頁，2022年，8月28日3.1.1組合邏輯電路的分析方法1．組合邏輯電路的特點功能上無記憶：現時的輸出僅取決于現時的輸入結構上無反饋：電路中只有從輸入到輸出的正向通路，無回路。

組合邏輯電路的一般框圖：

Li=f(A1,A2,…,An)(i=1,2,…,m)第四頁，共一百一十七頁，2022年，8月28日2．組合邏輯電路的分析步驟

1)、由邏輯圖寫出各輸出端的邏輯表達式；2)、化簡和變換邏輯表達式；3)、列出真值表；4)、根據真值表或邏輯表達式，經分析最后確定其功能。第五頁，共一百一十七頁，2022年，8月28日例3-1分析如圖所示邏輯電路的功能。為了寫表達式方便，借助中間變量P。1).由邏輯圖逐級寫出邏輯表達式解：第六頁，共一百一十七頁，2022年，8月28日4).確定邏輯功能：輸入變量A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。2).化簡與變換3).列寫真值表。

01111110111011101001110010100000CBA第七頁，共一百一十七頁，2022年，8月28日

2．組合邏輯電路的設計方法“最小化”電路不一定是“最佳化”電路，必須從經濟指標和速度、功耗等多個指標綜合考慮，才能設計出最佳電路。工程上的最佳設計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面：①所用的邏輯器件數目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應使級數盡量少，以減少門電路的延遲。③功耗小，工作穩定可靠。第八頁，共一百一十七頁，2022年，8月28日1）、根據對電路邏輯功能的要求，列出真值表；2）、由真值表寫出邏輯表達式；3）、化簡和變換邏輯表達式；(代數法和卡諾圖法)4）、畫出邏輯圖。組合邏輯電路的設計步驟第九頁，共一百一十七頁，2022年，8月28日例3.1.2設計一個三人表決電路，結果按“少數服從多數”的原則決定。1).由設計要求建立該邏輯函數的真值表設：三人的意見為變量A、B、C，

同意為邏輯“1”；不同意為邏輯“0”。表決結果為函數L：通過為邏輯“1”；沒通過為邏輯“0”。列出真值表如右表所示。11101000111011101001110010100000CBA解：2).由真值表寫出邏輯表達式：該邏輯式不是最簡。

第十頁，共一百一十七頁，2022年，8月28日3）化簡。卡諾圖法。邏輯函數對應卡諾圖，如圖所示。最簡與—或表達式：

4）畫出邏輯圖如圖3-4，3-5所示。圖3-3卡諾圖如果要求用與非門實現該邏輯電路，就應將表達式轉換成與非—與非表達式：第十一頁，共一百一十七頁，2022年，8月28日例3.1.3：設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現時，應首先接通火警信號，其次為盜警信號，最后是日常業務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實現。

第十二頁，共一百一十七頁，2022年，8月28日解：1）列真值表：輸入：有信號“1”；沒有“0”。輸出：允許通過“1”；不允許“0”。2）由真值表寫出邏輯表達式：輸入輸出I0

I1

I2L0

L1

L2

0001××01×001000100010001第十三頁，共一百一十七頁，2022年，8月28日3）化簡。根據要求，將上式轉換為與非表達式：4）畫出邏輯圖如圖3-6所示，可用兩片集成與非門7400來實現。

第十四頁，共一百一十七頁，2022年，8月28日例3-4：設計一個將余3碼變換成8421BCD碼的組合邏輯電路。解：

1）根據題目要求，列出真值表如表3-4所示。輸入（余3碼）輸出（8421碼）A3

A2

A1

A0L3

L2

L1

L000110100010101100111100010011010101111000000000100100011010001010110011110001001表3-4余3碼變換成8421BCD碼的真值表

第十五頁，共一百一十七頁，2022年，8月28日2）化簡。4輸出變量卡諾圖，如圖所示。注意余3碼中有6個無關項，應充分利用，使其邏輯函數盡量簡單。第十六頁，共一百一十七頁，2022年，8月28日輸入（余3碼）輸出（8421碼）A3

A2

A1

A0L1

00110100010101100111100010011010101111000011001100第十七頁，共一百一十七頁，2022年，8月28日第十八頁，共一百一十七頁，2022年，8月28日化簡后得到的邏輯表達式為：第十九頁，共一百一十七頁，2022年，8月28日圖3-8余3碼變換成8421BCD碼的邏輯圖3）由邏輯表達式畫出邏輯圖如圖3-8所示。第二十頁，共一百一十七頁，2022年，8月28日組合邏輯電路的分析步驟

1)、由邏輯圖寫出各輸出端的邏輯表達式；2)、化簡和變換邏輯表達式；3)、列出真值表；4)、根據真值表或邏輯表達式，經分析最后確定其功能。第二十一頁，共一百一十七頁，2022年，8月28日1）、根據對電路邏輯功能的要求，列出真值表；2）、由真值表寫出邏輯表達式；3）、對邏輯表達式進行化簡和變換；(代數法和卡諾圖法)4）、畫出邏輯圖。組合邏輯電路的設計步驟第二十二頁，共一百一十七頁，2022年，8月28日

【例】用門電路設計一個將8421BCD碼轉換為余3碼的變換電路。解：1）分析題意，列真值表。

該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個四輸入、四輸出的碼制變換電路，其框圖如上圖所示。根據兩種BCD碼的編碼關系，列出真值表，如下表所示。由于8421BCD碼不會出現1010~1111這六種狀態，因此把它視為無關項。

第二十三頁，共一百一十七頁，2022年，8月28日真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第二十四頁，共一百一十七頁，2022年，8月28日2）選擇器件，寫出輸出函數表達式。該電路的化簡過程如圖(b)所示，首先得出最簡與或式，然后進行函數式變換。變換時一方面應盡量利用公共項以減少門的數量，另一方面減少門的級數，以減少傳輸延遲時間，因而得到輸出函數式為第二十五頁，共一百一十七頁，2022年，8月28日第二十六頁，共一百一十七頁，2022年，8月28日3）畫邏輯電路。第二十七頁，共一百一十七頁，2022年，8月28日

3.2編碼器3.2.1編碼器的基本概念及工作原理用文字、符號或數碼表示特定對象的過程稱為編碼。在數字電路中用二進制代碼表示有關的信號稱為二進制編碼。實現編碼操作的電路就是編碼器。按照被編碼信號的不同特點和要求，有二進制編碼器、二—十進制編碼器、優先編碼器之分。

第二十八頁，共一百一十七頁，2022年，8月28日輸入輸出

S9

S8

S7

S6

S5

S4S3

S2S1S0

A

B

C

D

GS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011鍵控8421BCD碼編碼器真值表例3-5：鍵控8421BCD碼編碼器。第二十九頁，共一百一十七頁，2022年，8月28日由真值表寫出邏輯表達式：畫出邏輯圖，如圖所示。第三十頁，共一百一十七頁，2022年，8月28日

代表輸入的十個十進制數符號0～9，低電平有效.即某一按鍵按下，對應的輸入信號為0。輸出對應的8421碼4個輸出端GS為控制使能標志，當按下S0～S9任意一個鍵時，GS=1，表示有信號輸入；當S0～S9均沒按下時，GS=0，表示沒有信號輸入，此時的輸出代碼0000為無效代碼

第三十一頁，共一百一十七頁，2022年，8月28日3.2.2二進制編碼器

用n位二進制代碼對N=2n個一般信號進行編碼的電路，叫做二進制編碼器。例如n=3，可以對8個一般信號進行編碼。這種編碼器有一個特點：任何時刻只允許輸入一個有效信號，不允許同時出現兩個或兩個以上的有效信號，因而其輸入是一組有約束(互相排斥)的變量。現以三位二進制編碼器為例，分析編碼器的工作原理。其功能真值表見表3-6，輸入為高電平有效。

第三十二頁，共一百一十七頁，2022年，8月28日表3-6編碼器真值表輸入輸出

I0

I1

I2

I3I4

I5I6I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111由真值表寫出各輸出的邏輯表達式為：

第三十三頁，共一百一十七頁，2022年，8月28日由真值表寫出各輸出的邏輯表達式為：

用門電路實現邏輯電路，如圖3-12所示。圖3-123位二進制編碼器第三十四頁，共一百一十七頁，2022年，8月28日圖用或門實現的三位二進制編碼器第三十五頁，共一百一十七頁，2022年，8月28日

優先編碼器——允許同時輸入兩個以上的編碼信號，編碼器給所有的輸入信號規定了優先順序，當多個輸入信號同時出現時，只對其中優先級最高的一個進行編碼。優先編碼器常用于優先中斷系統和鍵盤編碼。3.2.3優先編碼器

74148是一種常用的8線-3線優先編碼器。其真值表如表3-7所示，其中I0～I7為編碼輸入端，低電平有效。A0～A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：（1）EI為使能輸入端，低電平有效。（2）優先順序為I7→I0，即I7的優先級最高，然后是I6、I5、…、I0。（3）GS為編碼器的工作標志，低電平有效。（4）EO為使能輸出端，高電平有效。第三十六頁，共一百一十七頁，2022年，8月28日表3-774148優先編碼器真值表

輸入輸出EI

I0

I1

I2

I3I4

I5I6I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能輸入端低電平有效使能輸出端高電平有效編碼器的工作標志，低電平有效第三十七頁，共一百一十七頁，2022年，8月28日其邏輯圖如圖3-11所示。

圖3-1174148優先編碼器的邏輯圖第三十八頁，共一百一十七頁，2022年，8月28日1．編碼器的擴展集成編碼器的輸入輸出端的數目都是一定的，利用編碼器的輸入\輸出使能端EI\EO和優先編碼工作標志GS，可以擴展編碼器的輸入輸出端。3.2.4編碼器的應用第三十九頁，共一百一十七頁，2022年，8月28日圖3-12串行擴展實現的16線—4線優先編碼器片1的EO作為電路總的輸出使能端；片2的EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態。片2的EO接片1的輸入使能端EI，控制片1工作。兩片的工作標志GS相與，作為總的工作標志GS端。當片2沒有信號輸入，即X8～X15全為1時，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態。設此時X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當片2有信號輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態。設此時X12=0（即片2I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011第四十頁，共一百一十七頁，2022年，8月28日電路的工作原理為：

當片2沒有信號輸入，即X8～X15全為1時，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態。設此時X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當片2有信號輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態。設此時X12=0（即片2I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。第四十一頁，共一百一十七頁，2022年，8月28日2．8421BCD編碼器

圖3-1574148組成8421BCD編碼器

當I9、I8無輸入（即I9、I8均為高電平）時，與非門G4的輸出Y3=0，同時使EI=0，允許74148工作，對輸入I0～I7進行編碼。如I5=0，則A2A1A0=010，經門G1、G2、G3處理后，Y2Y1Y0=101，所以總輸出Y3Y2Y1Y0=0101。這正好是5的8421BCD碼。

當I9或I8有輸入（低電平）時，與非門G4的輸出Y3=1，同時使EI=1，禁止74148工作，使A2A1A0=111。如果此時I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的8421BCD碼。第四十二頁，共一百一十七頁，2022年，8月28日3.3.1譯碼器的基本概念及工作原理

3.3譯碼器譯碼器——將輸入的某個二進制代碼轉換成特定的高低電平信號。全譯碼器——假設譯碼器有n個輸入信號和N個輸出信號，如果N=2n，就稱為全譯碼器。常見的全譯碼器有：2—4線譯碼器、3—8線譯碼器、4—16線譯碼器等。部分譯碼器——如果N＜2n，稱為部分譯碼器，如二一十進制譯碼器（也稱作4線—10線譯碼器）等。第四十三頁，共一百一十七頁，2022年，8月28日輸入輸出EI

A

BY0

Y1

Y2

Y31××00000101001111110111101111011110表3-82線—4線譯碼器功能表A、B為地址輸入端，A為高位，低電平有效使能端狀態信號輸出端，低電平有效由表3-8可寫出各輸出函數表達式：

第四十四頁，共一百一十七頁，2022年，8月28日由表3-8可寫出各輸出函數表達式：

用門電路實現2線—4線譯碼器的邏輯電路如圖3-14所示。

圖3-142線—4線譯碼器邏輯圖第四十五頁，共一百一十七頁，2022年，8月28日注意：可以看出，當EI=0時，2—4譯碼器的輸出函數分別為：如果用表示i端的輸出，mi表示輸入地址變量A、B的一個最小項，則輸出函數可寫成結論：譯碼器的每一個輸出函數對應輸入變量的一組取值，當使能端有效(EI=0)時，它正好是輸入變量最小項的非。因此變量譯碼器也稱為最小項發生器。第四十六頁，共一百一十七頁，2022年，8月28日3.3.2集成譯碼器圖3-1574138集成譯碼器邏輯圖輸入端輸出端使能輸入端第四十七頁，共一百一十七頁，2022年，8月28日表3-93線—8線譯碼器74138功能表

輸入輸出G1

G2A

G2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110第四十八頁，共一百一十七頁，2022年，8月28日如果用表示i端的輸出，則輸出函數為

可見，當使能端有效(E=1)時，每個輸出函數也正好等于輸入變量最小項的非。二進制譯碼器的應用很廣，典型的應用有以下幾種：①實現存儲系統的地址譯碼；②實現邏輯函數；③帶使能端的譯碼器可用作數據分配器或脈沖分配器。第四十九頁，共一百一十七頁，2022年，8月28日3.3.3譯碼器的應用1．譯碼器的擴展

圖3-16兩片74138擴展為4線—16線譯碼器利用譯碼器的使能端擴展譯碼器的容量第五十頁，共一百一十七頁，2022年，8月28日其工作原理為：當E＝1時，兩個譯碼器都禁止工作，輸出全1；當E＝0時，譯碼器工作。如果A3=0，高位片禁止，低位片工作，輸出Y0～Y7由輸入二進制代碼A2A1A0決定；如果A3=1，低位片禁止，高位片工作，輸出Y8～Y15由輸入二進制代碼A2A1A0決定。從而實現了4線—16線譯碼器功能。圖3-16兩片74138擴展為4線—16線譯碼器第五十一頁，共一百一十七頁，2022年，8月28日2．實現組合邏輯電路

由于譯碼器的每個輸出端分別與一個最小項相對應，因此輔以適當的門電路，便可實現任何組合邏輯函數。第五十二頁，共一百一十七頁，2022年，8月28日例3.3.1試用譯碼器和門電路實現邏輯函數解：1).將邏輯函數轉換成最小項表達式，再轉換成與非—與非形式。2)該函數有三個變量，所以選用3線—8線譯碼器74138。用一片74138加一個與非門就可實現邏輯函數L，邏輯圖如圖3-17所示。因為譯碼器輸出每一項為最小項的非第五十三頁，共一百一十七頁，2022年，8月28日例3.3.2某組合邏輯電路的真值表如表3-10所示，試用譯碼器和門電路設計該邏輯電路。輸入輸出A

B

CL

F

G000001010011100101110111001100101010101010011100解：（1）寫出各輸出的最小項表達式，再轉換成與非—與非形式。

第五十四頁，共一百一十七頁，2022年，8月28日（2）選用3線—8線譯碼器74138。設A=A2、B=A1、C=A0。將L、F、G的邏輯表達式與74138的輸出表達式相比較，有：可見，用譯碼器實現多輸出邏輯函數時，優點更明顯。第五十五頁，共一百一十七頁，2022年，8月28日3．構成數據分配器

數據分配器——將一路輸入數據根據地址選擇碼分配給多路數據輸出中的某一路輸出。它的作用與圖3-19所示的單刀多擲開關相似。由于譯碼器和數據分配器的功能非常接近，所以譯碼器一個很重要的應用就是構成數據分配器。圖3-19第五十六頁，共一百一十七頁，2022年，8月28日例3.3.3用譯碼器設計一個“1線-8線”數據分配器。解：可用唯一地址譯碼器實現。用74138作為數據分配器的邏輯原理圖如圖3-20所示。將接低電平，作為使能端，和作為選擇通道地址輸入，作為數據輸入。例如，當，時，由74138的功能表（表3-9）可得

而其余輸出端均為高電平。因此，當地址時，只有輸出端得到與輸入相同的數據波形。如果我們將作為數據輸入，那么結果將如何哪？74138譯碼器作為數據分配器的功能表如表3-11所示。

第五十七頁，共一百一十七頁，2022年，8月28日選擇通道地址輸入思考：如果我們將作為數據輸入，那么結果將如何哪？例3.3.3用譯碼器設計一個“1線-8線”數據分配器。第五十八頁，共一百一十七頁，2022年，8月28日表3-11數據分配器功能表

地址選擇信號輸出A2

A1

A0000001010011100101110111D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7第五十九頁，共一百一十七頁，2022年，8月28日3.3.4數字顯示譯碼器

數字顯示器——能夠顯示數字、字母或符號的器件。數字顯示譯碼器——能把數字量翻譯成數字顯示器所能識別的信號的譯碼器。常用的數字顯示器有多種類型。按顯示方式分，有字型重疊式、點陣式、分段式等。按發光物質分，有半導體顯示器，又稱發光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應用最廣泛的是由發光二極管構成的七段數字顯示器。第六十頁，共一百一十七頁，2022年，8月28日1．七段數字顯示器原理（a）顯示器（b）段組合圖圖3-21七段數字顯示器及發光段組合圖第六十一頁，共一百一十七頁，2022年，8月28日按內部連接方式不同，七段數字顯示器分為共陰極和共陽極兩種。如圖3-22所示。

（a）共陽極接法（b）共陰極接法圖3-22半導體數字顯示器的內部接法半導體顯示器的優點是工作電壓較低（1.5～3V）、體積小、壽命長、亮度高、響應速度快、工作可靠性高。缺點是工作電流大，每個字段的工作電流約為10mA左右。第六十二頁，共一百一十七頁，2022年，8月28日2．七段顯示譯碼器7448

七段顯示譯碼器7448是一種與共陰極數字顯示器配合使用的集成譯碼器，如圖3-23所示，它的功能是將輸入的4位二進制代碼轉換成顯示器所需要的七個段信號a～g。圖3-23七段顯示譯碼器7448譯碼輸出端試燈輸入端滅零輸入端特殊控制端第六十三頁，共一百一十七頁，2022年，8月28日功能（輸入）輸入輸入/輸出輸出顯示字形LT

RBIA3

A2

A1

A0BI/RBOa

b

c

d

e

f

g0123456789101112131415滅燈滅零試燈111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×0000000100100011010001010110011110001001101010111100110111101111××××0000××××11111111111111110011111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000000000000000001111111正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數l～15的二進制碼（0001～1111）進行譯碼，產生對應的七段顯示碼。當輸入RBI=0，而輸入為0的二進制碼0000時，則譯碼器的a～g輸出全0，使顯示器全滅；只有當RBI=1時，才產生0的七段顯示碼。所以RBI稱為滅零輸入端。當LT=0時，無論輸入怎樣，a～g輸出全1，數碼管七段全亮。由此可以檢測顯示器七個發光段的好壞。LT稱為試燈輸入端。第六十四頁，共一百一十七頁，2022年，8月28日其功能為：（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數l～15的二進制碼（0001～1111）進行譯碼，產生對應的七段顯示碼。（2）滅零。當輸入RBI=0，而輸入為0的二進制碼0000時，則譯碼器的a～g輸出全0，使顯示器全滅；只有當RBI=1時，才產生0的七段顯示碼。所以RBI稱為滅零輸入端。（3）試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數碼管七段全亮。由此可以檢測顯示器七個發光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。第六十五頁，共一百一十七頁，2022年，8月28日作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態。所以，RBO又稱為滅零輸出端。將BI/RBO和RBI配合使用，可以實現多位數顯示時的“無效0消隱”功能。在多位十進制數碼顯示時，整數前和小數后的0是無意義的，稱為“無效0”。在圖3-24所示的多位數碼顯示系統中，就可將無效0滅掉。第六十六頁，共一百一十七頁，2022年，8月28日圖3-24多位數碼顯示系統從圖中可見，由于整數部分7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均接受高位的RBO輸出信號。所以整數部分只有在高位是0，而且被熄滅時，低位才有滅零輸入信號。同理，小數部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO輸出信號。所以小數部分只有在低位是0、而且被熄滅時，高位才有滅零輸入信號。從而實現了多位十進制數碼顯示器的“無效0消隱”功能。第六十七頁，共一百一十七頁，2022年，8月28日3.4數據選擇器3.4.1數據選擇器的基本概念及工作原理

數據選擇器——根據地址選擇碼從多路輸入數據中選擇一路，送到輸出。它的作用與圖3-25所示的單刀多擲開關相似。

圖3-25數據選擇器示意圖

第六十八頁，共一百一十七頁，2022年，8月28日四選一數據選擇器的功能表

輸入輸出GA1

A0D3

D2

D1

D0Y1××××××0000×××0×××1D001××0×××1×D110×0×××1××D2110×××1×××D3第六十九頁，共一百一十七頁，2022年，8月28日根據功能表，可寫出輸出邏輯表達式由邏輯表達式畫出邏輯圖如圖3-26所示。

圖3-264選1數據選擇器的邏輯圖第七十頁，共一百一十七頁，2022年，8月28日（a）邏輯圖（b）引腳圖圖3-2774151數據選擇器3.4.2集成數據選擇器74151

數據輸入端地址輸入端使能輸入端第七十一頁，共一百一十七頁，2022年，8月28日表3-1474151的功能表

輸入輸出使能地址選擇YGA2A1A0100000000×××0000010100111001011101110D0D1D2D3D4D5D6D7第七十二頁，共一百一十七頁，2022年，8月28日3.4.3數據選擇器的應用

1．數據選擇器的通道擴展

作為一種集成器件，最大規模的數據選擇器是16選1。如果需要更大規模的數據選擇器，可進行通道擴展。用兩片74151和3個門電路組成的16選1的數據選擇器電路如圖3-28所示。第七十三頁，共一百一十七頁，2022年，8月28日圖3-28用兩片74151組成的16選1數據選擇器的邏輯圖第七十四頁，共一百一十七頁，2022年，8月28日2．實現組合邏輯函數1）當邏輯函數的變量數l等于數據選擇器的地址輸入端數n時例3.4.1試用8選1數據選擇器74151實現邏輯函數解：①將邏輯函數轉換成最小項表達式，作出邏輯函數L的真值表如表3-15所示。②將輸入變量接至數據選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數據選擇器的輸出端，即L=Y。將邏輯函數L的最小項表達式與74151的功能表相比較，顯然，L式中出現的最小項，對應的數據輸入端應接1，L式中沒出現的最小項，對應的數據輸入端應接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。注意用譯碼器也實現同樣功能對比數據選擇器的函數式就可以知道第七十五頁，共一百一十七頁，2022年，8月28日表3-15L的真值表

圖3-29例3.4.1邏輯圖A

B

CL00000101001110010111011100010111注意地址高低位對應當邏輯函數的變量數l小于數據選擇器的地址輸入端數n時,怎么做？第七十六頁，共一百一十七頁，2022年，8月28日2)l＞n的情況

當邏輯函數的變量數l大于數據選擇器的地址輸入端數n時，不能采用上面所述的簡單方法。如果從l個輸入變量中選擇n個直接作為地址輸入，那么，多余的(l-n)個變量就要反映到數據選擇器的數據輸入Di端，即Di是多余輸入變量的函數，簡稱余函數。因此設計的關鍵是如何求出函數Di。確定余函數Di可以采用代數法或降維K圖法。第七十七頁，共一百一十七頁，2022年，8月28日【例】試用4選1數據選擇器實現三變量函數：解：①首先選擇地址輸入，令A1A0=AB，則多余輸入變量為C，余函數Di=f(c)。②確定余函數Di。用代數法將F的表達式變換為與Y相應的形式：將F與Y對照可得第七十八頁，共一百一十七頁，2022年，8月28日將F與Y對照可得圖4–23例4-7之邏輯圖第七十九頁，共一百一十七頁，2022年，8月28日3.數據選擇器的其他應用數據選擇器的應用很廣，典型應用還有以下幾個方面：1）在數據傳輸時實現并—串轉換。2）產生序列信號。3）作數據選擇，以實現多路信號分時傳送。第八十頁，共一百一十七頁，2022年，8月28日11011001+舉例：A=1101,B=1001,計算A+B0110100113.5加法器

第八十一頁，共一百一十七頁，2022年，8月28日加法運算的基本規則：（1）逢二進一。（2）最低位是兩個數最低位的相加，不需考慮進位。（3）其余各位都是三個數相加，包括加數、被加數和低位來的進位。（4）任何位相加都產生兩個結果：本位和向高位的進位。第八十二頁，共一百一十七頁，2022年，8月28日3.5.1加法器的基本概念及工作原理

半加器和全加器是算術運算電路中的基本單元，它們是完成1位二進制數相加的一種組合邏輯電路。1．半加器半加運算不考慮從低位來的進位器輸入輸出被加數A加數B和數S進位數C0001101100101001表3-16半加器的真值表

只考慮了兩個加數本身，而沒有考慮由低位來的進位，第八十三頁，共一百一十七頁，2022年，8月28日由真值表可直接寫出輸出邏輯函數表達式圖3-30由異或門和與門組成的半加器邏輯圖第八十四頁，共一百一十七頁，2022年，8月28日如果想用與非門組成半加器，則將上式用代數法變換成與非形式：

圖3-31與非門組成的半加器圖3-32半加器的符號邏輯圖第八十五頁，共一百一十七頁，2022年，8月28日2．全加器

相加過程中，既考慮加數、被加數,又考慮低位的進位位。輸入輸出AiBiCi-1SiCi0000010100111001011101110010100110010111Ai：被加數；Bi：加數；Ci-1：相鄰低位的進位；Si：本位和；Ci：向相鄰高位的進位。第八十六頁，共一百一十七頁，2022年，8月28日由真值表直接寫出Si和Ci的輸出邏輯函數表達式，再經代數法化簡和轉換得：

輸入輸出AiBiCi-1SiCi0000010100111001011101110010100110010111第八十七頁，共一百一十七頁，2022年，8月28日邏輯電路如圖3-33（a）所示。圖3-33（b）所示為全加器的代表符號。

第八十八頁，共一百一十七頁，2022年，8月28日圖3-344位串行進位加法器要進行多位數相加，最簡單的方法是將多個全加器進行級聯，稱為串行進位加法器。兩個4位相加數A3A2A1A0和B3B2B1B0的各位同時送到相應全加器的輸入端進位數串行傳送全加器的個數等于相加數的位數最低位全加器的Ci-1端應接03.5.2多位數加法器第八十九頁，共一百一十七頁，2022年，8月28日串行進位加法器的優缺點：優點是電路比較簡單缺點是速度比較慢。因為進位信號是串行傳遞，圖3-34中最后一位的進位輸出C3要經過四位全加器傳遞之后才能形成。如果位數增加，傳輸延遲時間將更長，工作速度更慢。

第九十頁，共一百一十七頁，2022年，8月28日3.5.3快速進位集成4位加法器74283

74283是一種典型的快速進位的集成加法器。首先介紹快速進位的概念及實現快速進位的思路。重新寫出全加器Si和Ci的輸出邏輯表達式：（3-8）（3-9）

第九十一頁，共一百一十七頁，2022年，8月28日考察進位信號Ci的表達式，可見：當Ai=Bi=1時，AiBi=1，得Ci=1，即產生進位。所以定義Gi=AiBi，Gi稱為產生變量。當，則AiBi=0，得Ci=Ci-1，即低位的進位信號能傳送到高位的進位輸出端。所以定義，Pi稱為傳輸變量。將Gi和Pi代入式（3-8）和式（3-9），得：

（3-10）（3-11）

Gi和Pi都只與被加數Ai和加數Bi有關，而與進位信號無關。第九十二頁，共一百一十七頁，2022年，8月28日由式（3-11）得各位進位信號的邏輯表達式如下：

（3-12a）

（3-12b）

（3-12c）（3-12d）由式（3-12）可以看出：各位的進位信號都只與Gi、Pi和C-1有關，而C-1是向最低位的進位信號，其值為0，所以各位的進位信號都只與被加數Ai和加數Bi有關，它們是可以并行產生的，從而可實現快速進位。第九十三頁，共一百一十七頁，2022年，8月28日（b）引腳圖圖3-35集成4位加法器74283（a）邏輯圖

第九十四頁，共一百一十七頁，2022年，8月28日

【例】試采用四位加法器完成余3碼到8421BCD碼的轉換。

解：因為對于同樣一個十進制數，余3碼比相應的8421BCD碼多3，因此要實現余3碼到8421BCD碼的轉換，只需從余3碼減去(0011)即可。由于0011各位變反后成為1100（反碼），再加1，即為1101（補碼），因此，減(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3碼的四位代碼，B3、B2、B1、B0上接固定代碼1101，就能實現轉換，其邏輯電路如圖4-36所示。利用加法器還可以實現8421BCD碼相加。第九十五頁，共一百一十七頁，2022年，8月28日圖全加器構成的余3碼到8421BCD碼的轉換第九十六頁，共一百一十七頁，2022年，8月28日

【例】用四位加法器構成一位8421BCD碼加法器。解：兩個用BCD碼表示的數字相加，并以BCD碼給出其和的電路稱為BCD碼加法器。兩個一位十進制數相加，若考慮低位的進位，其和應為0~19。8421BCD碼加法器的輸入、輸出都應用8421BCD碼表示，而四位二進制加法器是按二進制數進行運算的，因此必須將輸出的二進制數(和數)進行等值變換。表4-17列出了與十進制數0~19相應的二進制數及8421BCD碼。從表中看出，當和小于等于9時不需要修正，當和大于9時需要加6(0110)修正，即當和大于9時，二進制和數加6(0110)才等于相應的8421BCD碼。從表中還看出，當和大于9時，D10=1，因此可以用D10來控制是否需要修正，即D10=1時，和加6，D10=0時則不加。第九十七頁，共一百一十七頁，2022年，8月28日表十進制數0~19與相應的二進制數及8421BCD碼

第九十八頁，共一百一十七頁，2022年，8月28日D10可以據表求出：當B4=1時，D10一定為1；當B4=0，B3B2B1B0從1010到1111時，D10=1。故可求得下圖表示用2片四位二進制全加器完成兩個一位8421BCD碼的加法運算電路，第Ⅰ片完成二進數相加的操作，第Ⅱ片完成和的修正操作。圖中，第一片輸出的二進制數為C4、S3、S2、S1、S0，第二片完成和的修正操作，根據上式可求得8421BCD碼的進位輸出為第九十九頁，共一百一十七頁，2022年，8月28日圖4–37一位8421BCD碼加法器第一百頁，共一百一十七頁，2022年，8月28日3.6組合邏輯電路中的競爭冒險

實際上，在分析和設計組合邏輯輯電路時，由于延遲時間的存在，當一個輸入信號經過多條路徑傳送后又重新會合到某個門上，由于不同路徑上門的級數不同，或者門電路延遲時間的差異，導致到達會合點的時間有先有后，稱為競爭;從而產生瞬間的錯誤輸出,稱為競爭冒險。第一百零一頁，共一百一十七頁，2022年，8月28日1．產生競爭冒險的原因所示的電路中，邏輯表達式為，理想情況下，輸出應恒等于0。但是由于G1門的延遲時間tpd，下降沿到達G2門的時間比A信號上升沿晚1tpd，因此，使G2輸出端出現了一個正向窄脈沖，如圖3-39（b）所示，通常稱之為“1冒險”。

（a）邏輯圖（b）波形圖圖3-36產生1冒險第一百零二頁，共一百一十七頁，2022年，8月28日所示電路中，由于G1門的延遲時間tpd，會使G2輸出端出現了一個負向窄脈沖，如圖3-40（b）所示，通常稱之為“0冒險”。

（a）邏輯圖（b）波形圖圖3-37產生0冒險第一百零三頁，共一百一十七頁，2022年，8月28日

“0冒險”和“1冒險”統稱冒險，是一種干擾脈沖，人們形象地稱其為毛刺，有可能引起后級電路的錯誤動作。產生冒險的原因是由于一個門（如G2）的兩個互補的輸入信號分別經過兩條路徑傳輸，由于延遲時間不同，而到達的時間不同。這種現象稱為競爭。第一百零四頁，共