第4章組合邏輯電路4.1邏輯代數的基本知識4.1.1數制和碼制4.1.2邏輯變量和邏輯函數4.1.3邏輯代數中的基本運算和復合運算4.1.4邏輯代數的基本公式和基本定理1.常量與變量的關系2.邏輯代數的基本運算法則自等律0-1律重疊律還原律互補律交換律4.1.4邏輯代數的基本公式和基本定理2.邏輯代數的基本運算法則普通代數不適用！證:結合律分配律A+1=1

AA=A.110011111100反演律列狀態表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對偶式對偶關系：

將某邏輯表達式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個新的邏輯表達式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。證明：A+AB=A（3）（4）對偶式（5）（6）對偶式

例：有一T形走廊，在相會處有一路燈,在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關，燈亮；任意閉合兩個開關，燈滅；三個開關同時閉合，燈亮。設A、B、C代表三個開關（輸入變量）；Y代表燈（輸出變量）。

1.邏輯狀態真值表設：開關閉合其狀態為“1”，斷開為“0”燈亮狀態為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(“1”或“0”)以表格形式來表示邏輯函數。三輸入變量有八種組合狀態n輸入變量有2n種組合狀態

0000

A

B

C

Y00110101011010011010110011112.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運算來表達邏輯函數的表達式。(1)由邏輯狀態表寫出邏輯式對應于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關系，

0000

A

B

C

Y00110101011010011010110011112.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運算來表達邏輯函數的表達式。(1)由邏輯狀態表寫出邏輯式對應于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關系

0000

A

B

C

Y00110101011010011010110011113.邏輯圖YCBA&&&&&&&>1CBA4.1.6邏輯函數的化簡方法1.公式化簡法利用邏輯代數中的公式和定理對邏輯函數式進行化簡，由于實際的邏輯函數式的形式是多種多樣的，公式法化簡沒有固定的規律可循，需要我們對公式和定理熟練掌握，且要通過大量的化簡實踐積累經驗。2.卡諾圖化簡法4.2集成門電路TTL反相器（1）輸出高電平電壓的最小值=2.4V；（2）輸出低電平電壓的最大值=0.4V；（3）輸入高電平電壓的最小值=2.0V；（4）輸入低電平電壓的最大值=0.8V；（5）輸出高電平電流的最大值=-0.4mA；（6）輸出低電平電流的最大值=16mA；（7）輸入高電平電流的最大值=40；（8）輸入低電平電流的最大值=-1.6mA。TTL門電路的主要參數TTL與非門OC門三態門4.4

加法器4.4.1

一位加法器加法器:

實現二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現要考慮低位來的進位全加器實現1.半加器

半加：實現兩個一位二進制數相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數兩個輸出SC表示半加和表示向高位的進位邏輯符號：半加器：COABSC半加器邏輯狀態表邏輯表達式邏輯圖&=1ABSCA

B

S

C00000110101011012全加器輸入Ai表示兩個同位相加的數BiCi-1表示低位來的進位輸出表示本位和表示向高位的進位CiSi

全加：實現兩個一位二進制數相加，且考慮來自低位的進位。邏輯符號：

全加器：AiBiCi-1SiCiCOCI(1)列邏輯狀態表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111半加器構成的全加器>1BiAiCi-1SiCiCOCO邏輯圖&=1>1AiCiSiCi-1Bi&&4.4.2

多位加法器4.5

編碼器

把二進制碼按一定規律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。

要表示N個信息所需的二進制代碼應滿足

2nN4.5.1普通二進制編碼器將輸入信號編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼(1)分析要求：

輸入有8個信號，即N=8，根據2n

N的關系，即n=3，即輸出為三位二進制代碼。例：設計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設輸入信號高電平有效。解：001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y0(3)寫出邏輯式并轉換成“與非”式Y2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0將十進制數0~9編成二進制代碼的電路二–

十進制編碼器表示十進制數4位10個編碼器高低電平信號二進制代碼

列編碼表：四位二進制代碼可以表示十六種不同的狀態，其中任何十種狀態都可以表示0~9十個數碼，最常用的是8421碼。8421BCD碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111

寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

當有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優先級別高的信號進行編碼。

即允許幾個信號同時有效，但電路只對其中優先級別高的信號進行編碼，而對其它優先級別低的信號不予理睬。4.4.2優先編碼器74LS147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:74LS147集成優先編碼器(10線-4線)74LS147引腳圖低電平有效1615141312111091234567874LS1474.6

譯碼器4.6.1二進制譯碼器8個3位譯碼器二進制代碼高低電平信號狀態表

例：三位二進制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用譯碼器分時將采樣數據送入計算機總線2-4線譯碼器ABCD三態門三態門三態門三態門譯碼器工作總線2-4線譯碼器ABCD三態門三態門三態門三態門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數據全為“1”74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC10916151413121174LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端74LS139譯碼器功能表

輸入

輸出SA0A1Y0110000011001101110Y1Y2Y311101110111011174LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時譯碼器工作輸出低電平有效74LS138型譯碼器例：用74LS138實現邏輯函數

4.6.2二-十進制譯碼器

把十進制的0～9的BCD碼譯成10個對應的輸出信號邏輯功能：4.6.3七段顯示譯碼器Q3Q2Q1Q0agfedcb譯碼器二十進制代碼(共陰極)七段顯示譯碼器狀態表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數碼LT為試燈輸入，低電平有效RBI為滅零輸入，低電平有效BI/RBO作為輸入端使用時稱為滅燈輸入端，低電平有效作為輸出端使用時稱為滅零輸出端4.7

數據選擇器和數據分配器發送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S4.7.1數據選擇器從多路數據中選擇其中所需要的一路數據輸出。例：四選一數據選擇器輸入數據輸出數據使能端D0D1D2D3YSA1A0控制信號11&111&&&>1YD0D1D2D3A0A1S1000000“與”門被封鎖，選擇器不工作。74LS153型4選1數據選擇器11&111&&&>1YD0D1D2D3A0A1S01D0000“與”門打開，選擇器工作。由控制端決定選擇哪一路數據輸出。選中D000110074LS153型4選1數據選擇器由邏輯圖寫出邏輯表達式74LS153功能表使能選通輸出SA0A1Y10000001100110D3D2D1D01SA11D31D21D11D01Y地74LS153(雙4選1)2D32D22D12D02YA02SUCC15141312111091613245678用2片74LS153多路選擇器選擇8路信號若A2A1A0=010,輸出選中1D2路的數據信號。74LS153(雙4選1)2D32D22D12D02YA02SUCC1514131211109161SA11D31D21D11D01Y地13245678A0A1A2116選1數據選擇器(1)1A2A1A0A0A1A2(2)≥1YD7D6D1D0D15D14D9D8