1微處理器與總線8088/8086微處理器25.

8088/8086CPU的特點采用并行流水線工作方式

——通過設置指令預取隊列實現對內存空間實行分段管理

——

將內存分為4個段并設置地址段寄存器，以實現對1MB空間的尋址支持多處理器系統CPU內部結構存儲器尋址部分工作模式引腳

CPU引腳是系統總線的基本信號，除電源和地外可分成三類信號：16位數據線：D0~D720位地址線：A0~A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK48088/8086的內部結構2.1.18086/8088微處理器結構EUBIUALU通用寄存器EU控制器狀態標志寄存器地址加法器專用寄存器指令隊列緩沖器總線控制邏輯算術邏輯運算；按尋址方式給出所需操作對象的16位（偏移地址）。存放操作后的狀態特征和設置的控制標志。控制指令執行的電路。取指令、譯碼等。存放BIU從存儲器中預取的指令。由段寄存器提供的16位信息（左移四位）加上EU或IP提供的16位信息形成20位物理地址。1、8086/8088的編程結構2.一部分為EU（ExecutionUnit）。專門負責分析指令與執行指令。它不與系統BUS打交道。

8086CPU按功能可分為兩大部分：1.一部分為BIU（BUSInterfaceUnit）;

專門負責取指令和存取操作數。它與

BUS打交道。BIU的功能：是8086CPU與存儲器或I/O設備之間的接口部件，負責全部引腳的操作。

①BIU負責產生指令地址，根據指令地址從存儲器取出指令，送到指令隊列中排隊或直接送給EU去執行;

②BIU也負責從存儲器的指定單元或外設端口中取出指令規定的操作數傳送給EU，或者把EU的操作結果傳送到指定的存儲單元或外設端口中。總線接口單元BIUBIU內部設有4個16位的段寄存器：代碼段寄存器CS(CodeSegment)數據段寄存器DS(DataSegment)堆棧段寄存器SS(StakeSegment)附加段寄存器ES(ExtraSegment)總線接口單元BIUBIU內部設有一個16位的指令指針寄存器IP(InstructionPointer)6字節指令隊列緩沖器20位地址加法器總線控制電路總線接口單元BIU2.1.28086微處理的內部結構執行單元（EU）總線接口單元（BIU）①算術邏輯單元（ALU）②EU控制電路③寄存器組２.ＥU2.執行單元EUEU的功能：是從BIU的指令隊列中取出指令代碼，然后執行指令所規定的全部功能。在執行指令的過程中，如果需要向存儲器或I/O傳送數據，則EU向BIU發出訪問存儲器或I/O的命令，并提供訪問的地址和數據。CPU取指過程執行單元（EU）總線接口單元（BIU）存儲器DBCBAB

CPU向內存寫數過程執行單元（EU）總線接口單元（BIU）存儲器DBCBAB

EU取指、譯碼過程執行單元（EU）總線接口單元（BIU）存儲器DBCBAB…

取指令與執行指令操作是并行的，提高了CPU的利用率，這種重疊操作技術，提高了整個系統的運行速度。BIU與外部總線打交道，負責取指令、讀寫操作數、地址轉換與總線控制；EU負責指令譯碼與執行指令的工作。161.組成8088/8086內部由兩部分組成：

執行單元（EU）總線接口單元（BIU）172.執行單元運算器8個通用寄存器1個標志寄存器

EU部分控制電路教材第43頁圖2-6圖18執行單元功能指令譯碼指令執行暫存中間運算結果保存運算結果特征指令的執行在標志寄存器FLAGS中在ALU中完成在通用寄存器中193.總線接口單元功能：從內存中取指令到指令預取隊列指令預取隊列是并行流水線工作的基礎負責與內存或輸入/輸出接口之間的數據傳送在執行轉移程序時，BIU使指令預取隊列復位，從指定的新地址取指令，并立即傳給執行單元執行。20結論指令預取隊列的存在使EU和BIU兩個部分可同時進行工作，從而：提高了CPU的效率；降低了對存儲器存取速度的要求21四、內部寄存器22內部寄存器的類型含14個16位寄存器，按功能可分為三類8個通用寄存器4個段寄存器2個控制寄存器深入理解：每個寄存器中數據的含義

寄存器陣列大致分為以下四組：存放待處理數據的寄存器；存放地址碼的寄存器；存放控制信息的寄存器；起數據或地址緩沖器作用的寄存器。四、寄存器陣列（RegisterArray）

在CPU內部，有一個臨時存放地址和數據的寄存器陣列，是CPU內部的高速存儲單元。這個陣列因CPU的不同而不同，有的稱寄存器堆，寄存器多少有差別，但其功能相似。2.寄存器結構8086CPU內部寄存器DLDHCLCHBLBHALAH通用寄存器AXBXCXDXSPBPSIDI數據寄存器CSDSSSESIPFLAG變址寄存器指針寄存器堆棧指針基數指針源變址目的變址指令指針狀態標志代碼段數據段堆棧段附加段段寄存器控制寄存器251.通用寄存器數據寄存器（AX，BX，CX，DX）地址指針寄存器（SP，BP）變址寄存器（SI，DI）26數據寄存器8088/8086含4個16位數據寄存器，它們又可分為8個8位寄存器，即：AXBXCXDXAH，ALCH，CLBH，BLDH，DL27數據寄存器特有的習慣用法AX：累加器。所有I/O指令都通過AX與接口傳送信息，中間運算結果也多放于AX中；BX：基址寄存器。在間接尋址中用于存放基地址；CX：計數寄存器。用于在循環或串操作指令中存放計數值；DX：數據寄存器。在間接尋址的I/O指令中存放

I/O端口地址；在32位乘除法運算時，存放高16位數。28地址指針寄存器SP：堆棧指針寄存器，其內容為棧頂的偏移地址；BP：基址指針寄存器，常用于在訪問內存時存放內存單元的偏移地址。29BX與BP在應用上的區別作為通用寄存器，二者均可用于存放數據；作為基址寄存器，用BX表示所尋找的數據在數據段；用BP則表示數據在堆棧段。30變址寄存器SI：源變址寄存器DI：目標變址寄存器變址寄存器在指令中常用于存放數據在內存中的地址。1514131211109876543210OFDFIFTFSFZFAFPFCF狀態標志方向標志中斷標志跟蹤標志TraceFlag控制標志進位標志奇偶標志半進位標志零標志符號標志溢出標志標志寄存器——狀態標志32狀態標志位（1）CF（CarryFlag）進位標志位。加(減)法運算時，若最高位有進(借)位則CF=1PF（ParityFlag）奇偶標志位。運算結果的低8位中“1”的個數為偶數時PF=lAF（AuxiliaryCarryFlag）輔助進位標志位。加(減)操作中，若Bit3向Bit4有進位(借位)，AF=133狀態標志位（2）ZF（ZeroFlag）零標志位。當運算結果為零時ZF=1SF（SignFlag）符號標志位。當運算結果的最高位為1時，SF=lOF（OverflowFlag）溢出標志位。當算術運算的結果超出了有符號數的可表達范圍時，OF=l

34狀態標志位例給出以下運算結果及運算后各狀態標志位的狀態：10110110+1111010010110110

+11110100101010101CF=OF=AF=PF=SF=ZF=11101035控制標志位TF（TrapFlag）陷井標志位，也叫跟蹤標志位。TF=1時，使CPU處于單步執行指令的工作方式。IF（InterruptEnableFlag）中斷允許標志位。IF=1使CPU可以響應可屏蔽中斷請求。DF（DirectionFlag）方向標志位。在數據串操作時確定操作的方向。363.段寄存器作用用于存放相應邏輯段的段基地址8086/8088內存中邏輯段的數量最多為64K個8086/8088內存中邏輯段的類型代碼段數據段附加段堆棧段存放指令代碼存放操作的數據存放操作的數據存放暫時不用但需保存的數據。為什么叫邏輯段？每個段寄存器中存放的內容=？37段寄存器CS代碼段寄存器，存放代碼段的段基地址。DS數據段寄存器，存放數據段的段基地址。ES附加段寄存器，存放數據段的段基地址。SS堆棧段寄存器，存放堆棧段的段基地址段寄存器的值表明相應邏輯段在內存中的位置段式地址管理“段基址”由段寄存器CS、DS、SS和ES提供“偏移量”由BX、BP、IP、SP、SI、DI提供……段的起始地址偏移量要訪問的單元段高低存儲器中的數據存放規則存儲單元中可以存放的內容包括：數據、地址指針（偏移地址和段地址）、程序代碼。字節數據的存儲：存儲在1個存儲單元中。字數據的存儲：占用2個連續的字節單元，低字節在較低地址單元中，高字節在較高地址單元中。字的地址為低字節地址（較低的地址）。字地址為偶數——規則存放的字。字符串的存儲：按字符順序依次連續存放，整個串的地址為存放第一個字符的最低地址。地址指針（雙字數據）的存儲：地址偏移量存放在低地址字單元，段基址在較高地址單元。2.4.2存儲器分段分段原因:8086有20根地址線，但其內部可以表示的地址最多只能是16位。為了能尋址1MB空間，8086對存儲器進行邏輯分段，每個段最大為64KB，最小為16B（此時最多64K個段）。

連續邏輯段A段B段C段D段E段00000H10000H20000H30000H40000H……實際（物理）存儲器分離完全重疊部分重疊?8086系統存儲器分段示意圖

存儲器的邏輯地址和物理地址加法器8086物理地址PA的形成，其中的16位偏移量也稱為有效地址EA(出現在指令中)段寄存器15016位偏移量01520位物理地址019段基址1123H偏移量13H段基址1124H偏移量03H物理地址PA與邏輯地址LA的對應存儲單元物理地址

11230H11231H11232H……1123FH11240H11241H11242H

11243H0000存儲器段操作

四個段寄存器(CS、DS、SS、ES)指示四個現行段的段地址。段和段之間可以相互分離、連接、部分重疊或完全重疊。存儲器操作默認段基址可使用段基址偏移地址取指令CS—IP堆棧操作SS—SP變量DSCS、ES、SS有效地址*源數據串DSCS、ES、SSSI目的數據串ES—DI堆棧中的變量SS—BP*由指令給的出尋址方式所指定的地址邏輯地址源

CS0000

IP代碼段

DS或ES0000

SI、DI或BX

SS0000

SP或BP數據段堆棧段存儲器段寄存器和偏移地址寄存器組合關系取指令堆棧操作取操作數2.4.38086系統堆棧操作堆棧：后進先出的的一段內存棧頂：永遠由地址指針(SS：SP)指示棧底：最初始的地址指針(SS：SP)指示處堆棧深度：最大64KB堆棧的作用：調用子程序(或轉向中斷服務程序)時，把斷點及有關的寄存器、標志位及時正確地保存下來，并保證逐次正確返回堆棧操作指令：入棧指令PUSH與出棧指令POP入/出棧操作數：是一個字，而不是一個字節子程序調用指令或中斷響應自動完成時，恢復斷點地址由返回指令（RET或IRET）完成46存儲器的編址（2）段基地址：決定存儲單元在內存中的位置相對地址（偏移地址）決定該存儲單元相對段內第一個單元的距離邏輯段的起始地址稱為段首每個邏輯段內的第一個單元段首的偏移地址=047存儲器的編址（3）0000段基地址（16位）段首地址（段首的物理地址）×××???×××1904段首的偏移地址：0000H段基地址（16位）×××???×××31015×××???×××48存儲器的編址（4）例：段基地址=6000H段首地址偏移地址=0009H物理地址數據段60009H00H12H60000H9物理地址：內存單元在整個內存空間中的惟一地址492.實地址模式下的存儲器地址變換內存物理地址由段基地址和偏移地址組成物理地址=段基地址×16+偏移地址0000段首地址×××???×××1904×××???×××偏移地址+物理地址例如：若CS=FFFFH，IP=0000H，則指令所在存儲單元的物理地址為：PA=(CS)×10H+IP=FFFF0H

當取指令時，自動選擇的段寄存器是CS，再加上IP所決定的16位偏移量，得到要取出指令具體的物理地址：

當涉及到取一個堆棧操作數時，自動選擇的段寄存器是SS，再加上SP所決定的16位偏移量，得到堆棧操作所需要的20位物理地址。51例：已知CS=1055H，DS=250AHES=2EF0HSS=8FF0H畫出各段在內存中的分布。52例：CS=1055H段首地址=10550HDS=250AH段首地址=250A0HES=2EF0HSS=8FF0H10550H250A0H2EF00H8FF00H代碼段數據段附加段堆棧段53例設某操作數存放在數據段，DS=250AH，數據所在單元的偏移地址=0204H。則該操作數所在單元的物理地址為：250AH×16+0204H=252A4H5、堆棧段的使用

所謂堆棧是在存儲器中開辟一個區域，用來存放需要暫時保存的數據，其工作方式是“先進后出”或“后進先出”的方式。（FILO方式）

8086系統中的堆棧段是由段定義語句在存儲器中定義的一個段，堆棧段容量小于等于64K字節。段基址由堆棧寄存器SS指定，棧頂由堆棧指針SP指定，堆棧地址由高向低增長，棧底設在存儲器的高地址區。（向上生成）SP的初值決定了堆棧的大小。堆棧主要用于中斷控制，子程序調用以及數據暫時存儲。55例：已知SS=1000H，SP=0100H則：堆棧段的段首地址=棧頂（偏移）地址=若該段最后一個單元地址為10200H，則：棧底偏移地址=段首棧底棧頂堆棧區10000H0100H0200H565.內部寄存器小結全部為16位寄存器只有4個數據寄存器分別可分為2個8位寄存器所有16位寄存器中：全部通用寄存器中，只有AX和CX中的內容一定為參加運算的數據，其余通用寄存器中的內容可能是數據，也可能是存放數據的地址；SP中的內容通常為堆棧段的棧頂地址；段寄存器中的內容為相應邏輯段的段地址；IP中的內容為下一條要取的指令的偏移地址；FLAGS中有9位標志位576.實模式下的存儲器尋址小結每個內存單元在整個內存空間中都具有惟一地址每個內存單元的地址都由兩部分組成：段基地址段內相對地址（偏移地址）段基地址決定了邏輯段在內存中所占的區域，改變段基地址，則改變了邏輯段的位置。一個邏輯段的默認長度為64KB，最小長度值為16B。邏輯段可以有多個，但只有4種類型。在一個程序模塊中，每種類型的邏輯段最多只能有一個。58六、總線時序59時序時序：CPU各引腳信號在時間上的關系總線周期：CPU完成一次訪問內存（或接口）操作所需要的時間。一個總線周期至少包括4個時鐘周期。60小結微處理器的一般構成8088CPU的主要引線及其功能8088CPU的內部結構內部寄存器功能寄存器中數據的含義8位寄存器中存放的均為運算的數據存儲器尋址邏輯地址，段基地址，偏移地址，物理地址堆棧棧頂地址，棧底地址，堆棧段基地址四、

8086/8088CPU工作時序

（一）、時序基本概念時鐘周期（ClockCycle)：時鐘頻率的倒數,是CPU的時間基準（T狀態);（若8086的主頻為5MHZ，一個時鐘周期為200ns）總線周期（BusCycle)：

CPU完成對存儲器或I/O端口一次訪問所需的時間；(機器周期）指令周期（InstructionCycle)：執行一條指令所需要的時間。（一個指令周期由一個或若干個總線周期組成，總線周期覆蓋了EU的內部操作過程。）最小模式下的時序操作小結一個基本總線周期由T1~T4組成；T1狀態：ALE、M/IO、DT/R有效，分時復用線上傳送地址信息；T2狀態：RD、WR、DEN信號有效。對讀操作，數據線呈高阻；對寫操作，直接出現輸出數據；T3狀態：在T3的前沿檢測READY，若有效，則讀操作出現輸入數據；若READY無效，持續其他各控制信號，加入若干個等待態Tw，并在每個Tw前沿繼續檢測READY，直至READY有效為止；T4狀態：接收數據，將各控制信號驅動為無效，進入無源狀態，為下一個總線周期做好準備。典型的總線周期BusCycle微機處理器BIU與外部電路之間進行一次數據傳送操作所占用的時間，包含若干個時鐘周期。T1T2T3T4TiT1T2T3T4總線周期總線周期地址數據地址ADCLK數據空閑周期Ti（二）.幾種基本時序1.讀總線周期地址A19---A0M/IO：在整個讀周期有效，

0=I/O讀，1=M讀；RD：在T2-T3期間有效；ALE：T1期間出現正脈沖，下降沿鎖存地址信息；DT/R：在整個總線周期為低電平，表示讀周期；DEN：在T2-T3期間為低電平，表示數據有效。READY：T3開始有可能高電平。存儲器讀時序存儲器讀時序說明T1T2T3T4CLK

M/IO1=M0=IOA19/S6-A16/S3A19-A16S6-S3AD15-AD0A15-A0DATAINALERDDT/RDENREADYREADY2.存儲器寫周期存儲器寫時序AD15~AD0（AD7~AD0）在T2~T4期間CPU送上欲輸出的數據。存儲器寫時序與存儲器讀時序相似，其不同點在于：WR：在T2~T4期間WR有效；DT/R：在整個總線周期內為高，表示寫周期，在接有數據收發器的系統中，用來控制數據傳輸方向。

3.時序要點整個周期M/IO#表示存儲操作；DT/R#表示寫/讀操作。有效。

T1時鐘周期ALE下降沿觸發地址鎖存，鎖存后地址線才能復用。3）T2-T4周期，RD#(WR#)、DEN#信號有效，讀（寫）數據。上升沿讀寫數據。4）T3周期上升沿，CPU監測READY信號，如果沒有操作完數據，則插入Tw周期，等待CPU能正確地讀如或取出數據。顯然，等待周期的個數取決于存儲器和IO設備的讀取速度。

一個總線周期一般由四個T組成。T1：輸出地址；T2、T3：傳送數據。若存儲器或外設速度慢，可插入等待周期Tw。

若一個總線周期后不執行下一個總線周期，即總線上無數據傳輸操作，系統總線處于空閑狀態，此時執行空閑周期。69七、8088系統總線70主要內容：總線的基本概念和分類；總線的工作方式；常用系統總線標準。711.概述總線：

是一組導線和相關的控制、驅動電路的集合。是計算機系統各部件之間傳輸地址、數據和控制信息的通道。地址總線（AB）數據總線（DB）控制總線（CB）722.總線分類CPU總線系統總線外部總線片內總線片外總線按相對CPU的位置分按層次結構分733.總線的系統結構單總線結構CPUMMI/OI/OI/O74多總線結構面向CPU的雙總線結構面向主存的雙總線結構雙總線結構多總線結構75面向CPU的雙總線結構存儲器與I/O接口間無直接通道CPUMI/OI/OI/O76面向存儲器的雙總線結構在單總線結構基礎上增加一條CPU到存儲器的高速總線CPUMI/OI/OI/O77現代微機中的多總線結構784.總線的基本功能數據傳送仲裁控制出錯處理總線驅動795.常用系統總線ISA（8/16位）PCI（32/64位）AGP（加速圖形端口，用于提高圖形處理能力）PCI-E（PCIExpress）目前最新的系統總線標準，采用串行方式傳輸數據，依靠高頻率來獲得高性能。806.總線的主要性能指標總線帶寬（B/S）：單位時間內總線上可傳送的數據量總線位寬（bit）：能同時傳送的數據位數總線的工作頻率（MHz）總線帶寬=（位寬/8）（工作頻率/每個存取周期的時鐘數）817.兩種工作模式下的總線連接8088可工作于兩種模式下最小模式為單處理器模式，控制信號較少，一般可不必接總線控制器。最大模式為多處理器模式，控制信號較多，須通過總線控制器與總線相連。82最小模式下的總線連接示意圖8088CPU??控制總線數據總線地址總線地址鎖存數據收發ALE時鐘發生器83最大模式下的總線連接示意圖8088CPU數據總線地址總線地址鎖存數據收發ALE時鐘發生器總線控制器控制總線842.8088和8086CPU引線功能比較數據總線寬度不同8088的外部總線寬度是8位，8086為16位。訪問存儲器和輸入輸出控制信號含義不同8088——IO/M=0表示訪問內存；8086——IO/M=1表示訪問內存。其他部分引線功能的區別2.5微處理器新技術簡介

2.5.1處理器的架構2.5.264位技術2.5.3雙核技術2.5.1處理器的架構決定CPU整體性能表現的關鍵因素已經不僅僅是主頻，也不是緩存技術，而是核心架構。Intel在大部分時間內都保持領先地位。Pentium采用了代號為P5的架構、PentiumPro、PentiumⅡ、PentiumⅢ采用了代號為P6的架構、Pentium4和PentiumD則采用了NetBurst架構，目前，Intel推出了全新的Core架構，在未來一段時間內將徹底取代NetBurst架構。AMD處理器主要采用的架構有K7和K8。常見的Athlon采用了K7架構，Athlon64即采用了K8架構。返回本節2.5.264位技術目前世界上的64位微處理器主要由HP、IBM、Intel和AMD等公司所把持。相比較與常見的32位處理器相比，64位計算主要有兩大優點：可以進行更大范圍的整數運算；可以支持更大的內存。目前主流處理器使用的64位技術主要有AMD公司的AMD64位技術、Intel公司的EM64T技術和IA-64技術。1.Itanium(安騰)微處理器

32位和64位處理模型圖采用了一種新的指令集結構——EPIC。

2.Athlon64系列Athlon64系列處理器的誕生對于桌面處理器領域具有劃時代的意義，使得桌面電腦可以迅速邁入64位的時代。Athlon64系列處理器的主要特征和性能：·64位計算能力。·超過4GB的內存尋址能力。·處理器內部集成內存控制器。·采用HyperTransport總線。·ExecutionProtection防病毒技術。·Cool‘n’Quiet技術。·MMX、3DNow！、SSE、SSE2全面支持，部分支持SSE3。·Athlon64X2系列支持雙核技術。返回本節2.5.3雙核技術雙核處理器是指在一個處理器上集成兩個運算核心，從而提高計算能力。AMD和Intel的雙核技術在物理結構上也有很大不同之處。AMD將兩個內核做在一個Die（晶元）上，通過直連架構連接起來，集成度更高。Intel則是將放在不同Die（晶元）上的兩個內核封裝在一起，因此有人將Intel的方案稱為“雙芯”，認為AMD的方案才是真正的“雙核”。AMD處理器的兩個核心直接連接到同一個內核上，核心之間以芯片速度通信，進一步降低了處理器之間的延遲。而Intel采用多個核心共享二級緩存方案。

1.PentiumD和PentiumEEPentiumD和PentiumEE分別面向主流市場以及高端市場，其每個核心采用獨立式緩存設計，在處理器內部兩個核心之間是互相隔絕的，通過處理器外部(主板北橋芯片)的仲裁器負責兩個核心之間的任務分配以及緩存數據的同步等協調工作。兩個核心共享前端總線，并依靠前端總線在兩個核心之間傳輸緩存同步數據。pentiumD內部示意圖如圖2-17，揭開外殼后的雙核心pentiumD如圖2-18。圖2-18揭開外殼后的雙核心PentiumD處理器圖2-17PentiumD內部示意圖2.AMD雙核處理器AMD推出的雙核心處理器分別是雙核心的Opteron系列和全新的Athlon64X2系列處理器。AMDAthlon64X2內部示意圖如圖2-19，揭開外殼后的AMDAthlon64X2如圖2-20。其中Athlon64X2是用以抗衡PentiumD和PentiumExtremeEdition的桌面雙核心處理器系列。圖2-19AMDAthlon64X2內部示意圖圖2-20揭開外殼后的AMDAthlon64X2

3.Core2系列Core2（酷睿2