微機原理與接口技術第二章2012.9.21主講人：

王建中課程網址：/auto/wjjk/Email:wangjz@Tel:86919060級精品課建設2/4/20231復習2/4/20232復習2/4/20233第二章8086系統結構內容提要微型計算機的發展概況8086CPU內部結構8086CPU引腳及功能8086CPU存儲器組織8086CPU系統配置8086CPU時序2/4/20234第二章8086系統結構概述由于制造工藝的原因，微處理器的結構方面所受的限制①引腳數限制（出于工藝和成本考慮）8086：40腳80386：132腳80486：168腳Pentium273腳PentiumIII370腳（Intel酷睿i71366引腳）②芯片面積限制增大芯片面積，成本增加，反而使產品合格率下降，因此不能盲目增大芯片面積。③器件速度限制

目前微處理器采用MOS工藝，可以提高集成度，降低功耗，但速度較慢、負載能力較弱。2/4/20235第二章8086系統結構16位微處理器基本結構具有如下特點①引腳功能復用

提高引腳利用率。例如，數據雙向傳輸可由“讀／寫”信號來控制，決定數據處于輸入還是輸出狀態。②單總線、累加器結構由于芯片面積限制，使微處理器內部寄存器的數目，數據通路位數受到限制，絕大多數微處理器內部采用單總線、累加器為基礎的結構

。③可控三態電路采用可控三態電路與總線相連，當微處理器外部總線同時連接多個部件，可避免總線沖突和信號串擾，不工作器件所連的三態電路處于高阻狀態。④總線分時復用地址總線和數據總線使用了相同的引腳，節省了引腳但操作時間增加了。概述

2/4/20236第二章8086系統結構Intel8086CPU16位微處理器，外型為雙列直插式，有40個引腳；時鐘頻率有3種：

8086型微處理器為5MHz，

8086—2型為8MHz，

8086—1型為10MHz；8086CPU有16根數據線和20根地址線，直接尋址空間為220，即為1M字節。8088CPU內部結構與8086基本相同（但對外數據總線只有8條，稱為準16位微處理器)。概述2/4/20237§2-18086CPU結構一、8086CPU內部結構一般CPU結構Intel酷睿i72/4/20238§2-18086CPU結構8086CPU內部結構一般CPU結構

取指令取操作數

執行指令

送結果DSESSSCSIP數據暫存器執行部件控制電路指令譯碼器總線接口控制電路AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器組BIUABDBCB地址加法器指令隊列PSW標志寄存器EU運算器DSESSSCSIP數據暫存器執行部件控制電路指令譯碼器總線接口控制電路AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器組地址AB數據總線DB控制總線CB地址加法器指令隊列運算器PSW標志寄存器2/4/20239總線接口部件BIU：取指令、讀操作數、送結果。指令執行部件EU：從BIU的指令隊列中取出指令，執行指令。§2-18086CPU結構8086CPU內部結構2/4/202310總線接口部件BIU（BusInterfaceUnit）（1）功能物理地址形成、取指令、指令排隊、讀／寫操作數、總線控制。（2）組成16位段地址寄存器16位指令指針寄存器20位物理地址加法器6字節指令隊列總線控制邏輯

（3）工作過程

形成物理地址，發讀信號（/RD），取指令送入指令隊列。§2-18086CPU結構8086CPU內部結構2/4/202311工作過程

§2-18086CPU結構8086CPU內部結構2/4/202312指令執行部件EU（ExecutionUnit）⑴功能指令譯碼、執行指令。⑵組成

算術邏輯運算單元ALU標志寄存器PSW寄存器組EU控制器⑶工作過程

從BIU的指令隊列取得指令、進行譯碼、執行指令

。

§2-18086CPU結構8086CPU內部結構2/4/202313工作過程

§2-18086CPU結構8086CPU內部結構2/4/202314寄存器的作用：存放運算過程中所需要的操作數地址、操作數及中間結果。寄存器的特點：存取速度比存儲器快得多。寄存器的分類：通用寄存器組指針和變址寄存器段寄存器指令指針及標志位寄存器。CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150§2-18086CPU結構寄存器結構2/4/202315目的變址寄存器DestinationIndexSIDIBPSPAX

累加器AccumulatorBX基數寄存器BaseCX

計數寄存器CountDX

數據寄存器DataAHBHCHDHALBLCLDLIPPSWDSESSSCS數據段寄存器DataSegment附加段寄存器ExtraSegment堆棧段寄存器StackSegment代碼段寄存器CodeSegment狀態標志寄存器ProcessorStatusWord指令指針寄存器InstructionPointer變址寄存器段寄存器控制寄存器通用寄存器源變址寄存器SourceIndex基址指針寄存器BasePoint堆棧指針寄存器StackPoint指針寄存器數據寄存器§2-18086CPU結構寄存器結構2/4/202316AXBXCXDXAHBHCHDHALBLCLDL通用寄存器15870累加器基址寄存器計數寄存器數據寄存器CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150通用寄存器§2-18086CPU結構寄存器結構2/4/202317指針和變址寄存器SPBPSIDI堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器指針和變址寄存器150CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150BP、SP指針寄存器與SS聯用SI、DI變址寄存器，與DS聯用§2-18086CPU結構寄存器結構2/4/202318CSDSSSES代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器段寄存器150CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150段寄存器代碼段寄存器CS：存放可執行的指令代碼；數據段寄存器DS：存放操作的數據；附加段寄存器ES：存放操作的數據；堆棧段寄存器SS：開辟為程序執行中所要用的堆棧區；物理地址的形成：16×段基址+段內偏移地址

§2-18086CPU結構寄存器結構2/4/202319CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150IP指令指針寄存器150指令指針寄存器IP§2-18086CPU結構寄存器結構2/4/202320CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150PSW標志寄存器150標志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCF狀態標志(6個)：CP、PF、AF、ZF、SF和OF)控制標志(3個)：TF、IF、DF存放運算結果的特征、常用于條件轉移指令。

§2-18086CPU結構寄存器結構2/4/202321AF(AuxiliaryFlag)：輔助進位標志位低4位向高4位進位或借位時，AF＝1。（BCD數運算）CSDSSSESAXBXCXDXDPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150標志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCFCF

(CarrvFlag)：進位標志位

最高位有進位或借位時，CF＝1。

PF

(ParityFlag)：奇偶校驗標志位本次運算結果低8位中有偶數個“1”時，PF＝1；有奇數個“1”時，PF＝0。

ZF(ZeroFlag)：全零標志位本次運算結果為0時，ZF＝1，否則ZF＝0。SF(SignFlag)：符號標志位本次運算結果的最高位為1時，SF＝1，否則SF＝0。即反映了本次運算結果是正還是負。OF(OverflowFlag)：溢出標志位本次運算過程中產生溢出時，OF＝1。對帶符號數，字節運算結果的范圍為-128~+127，字運算結果的范圍為-32768~+32767，超過此范圍為溢出。§2-18086CPU結構寄存器結構2/4/202322CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和編變址寄存器段寄存器通用寄存器15870150150150標志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCFTF

(TrapFlag)：單步標志位調試程序時，可設置單步工作方式，TF＝1時，則每執行完一條指令，就自動產生一次內部中斷，使用戶能逐條跟蹤程序進行調試。IF

(Interrupt

Flag)：中斷標志位

IF＝1時，允許CPU響應可屏蔽中斷；當IP＝0時，即使外部設備有中斷申請，CPU也不響應。DF(Direction

Flag)：方向標志位控制串操作指令中地址指針變化方向，若在串操作指令中，DF＝0，地址指針自動增量，即由低地址向高地址進行串操作；若DF＝1，地址指針自動減量，即由高地址向低地址進行串操作。由STD指令可使DF標志位置“1”，由CLD指令可使 DF標志位置“0”。§2-18086CPU結構寄存器結構2/4/202323§2-28086CPU的引腳及其功能8086／8088CPU芯片：包括16條數據線、20條地址線（低16位和數據線復用）、17根控制線、電源和地線。

封裝：雙列直插式。8086／8088的工作模式：

最小模式（單機系統）：系統中所需要的控制信號全部由8086直接提供；

最大模式（多處理機系統）：系統中所需要的控制信號由總線控制器8288提供。24~31腳的8條引腳在兩種工作模式中具有不同的功能。概述：2/4/202324§2-28086CPU的引腳及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET12345678910111213141516171819202/4/202325§2-28086CPU的引腳及其功能2/4/202326§2-28086CPU的引腳及其功能8086CPU在最小模式中的引腳定義8086CPU在最大模式中的引腳定義8088和8086CPU的不同之處通用寄存器組（8個16位寄存器）專用寄存器組ALUFLAGS總線接口控制電路六字節指令隊列2BHE/S7A19/S6～A16/S3AD15～

AD0INTARDWRDT/RDENALETESTINTRNMIRQ/GTHOLDHLDALOCKQS0QS1S2S1S03CLKRESETREADYMN/MXGND總線接口單元指令執行單元2/4/202327§2-28086CPU的引腳及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920AD15~AD0

(AddressDataBus)16條地址／數據總線分時復用三態雙向分時復用：在總線周期T1狀態，A15~A0；在總線周期T2~T4狀態，D15~D0；三態雙向：傳送地址時三態輸出，傳送數據時三態雙向輸入／輸出，在中斷響應及系統總線‘保持響應’周期，高阻狀態。最小模式中的引腳定義2/4/202328§2-28086CPU的引腳及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~A16／S3

(Address/Status)分時復用：在總線周期T1狀態，A19~A16+A15~A0地址在總線周期T2~T4狀態，S6~S3輸出狀態信息。三態：S6=0，表明8086當前連在總線上；S5=0，禁止一切可屏蔽中斷；S5=1，允許可屏蔽中斷；S4S3：指示當前正在使用哪一個段寄存器。地址／狀態線分時復用三態輸出當系統總線處于“保持響應”狀態，這些引腳被置成高阻狀態。最小模式2/4/202329§2-28086CPU的引腳及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD2AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~A16／S3

(Address/Status)S4S3當前正在使用的段寄存器00ES01SS10CS,或不需要使用段寄存器（I/O，INT，DS）11DS三態：S6=0，表明8086當前連在總線上；S5=0，禁止一切可屏蔽中斷；S5=1，允許可屏蔽中斷；S4S3：指示當前正在使用哪一個段寄存器最小模式2/4/2023308086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920BHE／S7(BusHighEnable／Status)高8位數據總線允許／狀態信號三態輸出低電平有效§2-28086CPU的引腳及其功能最小模式在存儲器讀/寫、I/O端口讀/寫及中斷響應時，用作高8位數據D15~D8選通信號。

即16位數據傳送時，在T1狀態，用BHE指出高8位數據總線上數據有效，用AD0地址線指出低8位數據線上數據有效。在T2—T4狀態，S7輸出狀態信息(在8086芯片設計中，S7末賦于實際意義)，在“保持響應”周期被置成高阻狀態。2/4/2023318086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920MN／MX

(Minimum／Maximum)最小/最大工作模式選擇信號輸入§2-28086CPU的引腳及其功能最小模式當MN/MX接+5V時CPU工作在最小模式，單處理器系統，CPU提供所有總線控制信號；當MN/MX接地時CPU工作在最大模式，CPU的S2~S0提供給總線控制器8288，由8288產生總線控制信號，以支持構成多處理器系統。2/4/2023328086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三態輸出低電平有效RD(Read)讀選通信號§2-28086CPU的引腳及其功能最小模式允許CPU讀存儲器或I/O端口，由M/IO信號區分讀存儲器或I/O端口。在讀總線周期的T2、T3、Tw狀態，RD為低電平。在“保持響應”周期，被置成高阻狀態。2/4/2023338086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三態輸出低電平有效WR(Write)寫選通信號§2-28086CPU的引腳及其功能最小模式允許CPU寫存儲器或I/O端口，由M/IO信號區分讀存儲器或I/O端口。在寫總線周期的T2、T3、Tw狀態，WR為低電平。在DMA方式，被置成高阻狀態。2/4/2023348086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920存儲器或I/O端口控制信號

三態輸出M／IO(Memory／Inputand0utput)§2-28086CPU的引腳及其功能最小模式M/IO信號為高電平，CPU正在訪問存儲器；M/IO信號為低電平，CPU正在訪問I/O端口。前一個總線周期的T4

本周期的T4狀態，M/IO有效；在DMA方式時，M/IO為高阻狀態。2/4/2023358086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920ALE(AddressLatchEnable)地址鎖存允許信號輸出高電平有效地址鎖存器8282／8283的片選信號，在T1狀態，ALE=1，表示鎖存到8282/8283中。注意：ALE信號不能浮空。§2-28086CPU的引腳及其功能最小模式2/4/2023368086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三態輸出低電平有效DEN（DataEnable）數據允許信號在最小模式系統中，用數據收發器8286/8287增加數據驅動能力時，DEN作數據收發器8286/8287的輸出允許信號，在DMA工作方式時，高阻狀態。§2-28086CPU的引腳及其功能最小模式2/4/2023378086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920數據發送／接收控制信號三態輸出

DT/R

（DataTransmit／Receive）§2-28086CPU的引腳及其功能最小模式用來控制數據收發器8286/8287的數據傳送方向。DT/R＝1時，CPU發送數據，完成寫操作；DT/R＝0時，CPU從外部接收數據，完成讀操作。在DMA方式時，被置成高阻狀態。2/4/2023388086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

READY(Ready)準備就緒信號輸入高電平有效由存儲器或I/O端口發來的響應信號，表示外部設備已準備好可進行數據傳送。CPU在每個總線周期的T3狀態檢測READY信號線，如果是低電平，在T3狀結束后，CPU插入一個或幾個Tw等待狀態，直到READY信號有效后，才進入T4狀態，完成數據傳達過程。§2-28086CPU的引腳及其功能最小模式2/4/2023398086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

RESET(Reset)復位信號輸入高電平有效CPU接收到復位信號后，停止現行操作，并出始化段寄存器DS、SS、ES，標志寄存器PSW，指令指針IP和指令隊列，CS=0FFFFH。RESET信號至少保持4個時鐘周期以上的高電平。復位過程：當它變為低電平時，CPU執行重啟動過程，8086/8088將從地址FFFF0H開始執行指令。§2-28086CPU的引腳及其功能最小模式2/4/2023408086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

INTR(InterruptRequest)可屏蔽中斷請求信號輸入電平觸發(或邊沿觸發)高電平有效當外設接口向CPU發出中斷申請時，INTR信號變成高電平。CPU在每條指令周期的最后一個時鐘周期檢測此信號，一旦檢測到此信號有效，并且中斷允許標志位IF＝1時，CPU在當前指令執行完后，轉入中斷響應周期，讀取外設接口的中斷類型碼，然后在存儲器的中斷向量表中找到中斷服務程序的入口地址，轉入執行中斷服務程序。§2-28086CPU的引腳及其功能最小模式2/4/2023418086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

INTA(Interrupt

AcknowIedge)中斷響應信號輸出低電平有效CPU對外部發來的中斷請求信號INTR的響應信號。在中斷響應總線周期T2、T3、Tw狀態，CPU發出兩個INRA負脈沖，第一個負脈沖通知外設接口已響應它的中斷請求，外設接口收到第二個負脈沖信號后，向數據總線上放中斷類型號。§2-28086CPU的引腳及其功能最小模式2/4/2023428086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

NMI(Non—Maskable

InterruptRequest)不可屏蔽中斷請求信號輸入邊沿觸發，正跳變有效此類中斷請求不受中斷允許標志位IF的影響，也不能用軟件進行屏蔽。NMI引腳一旦收到一個正沿觸發信號，在當前指令執行完后，自動引起類型2中斷，轉入執行類型2中斷處理程序。經常處理電源掉電等緊急情況。§2-28086CPU的引腳及其功能最小模式2/4/2023438086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920TEST(Test)測試信號輸入低電平有效在CPU執行WAIT指令期間，每隔5個時鐘周期對TEST引腳進行一次測試，若測試到TEST為高電平，CPU處于空轉等待狀態；當測試到TEST有效，空轉等待狀態結束，CPU繼續執行被暫停的指令。WAIT指令是用來使處理器與外部硬件同步用的。§2-28086CPU的引腳及其功能最小模式2/4/2023448086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HOLD(HoldRequest)輸入高電平有效在最小模式系統中，表示其他共享總線的部件向CPU請求使用總線，要求直接與存儲器傳送數據。§2-28086CPU的引腳及其功能最小模式總線保持請求信號2/4/2023458086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

HLDA（HoldAcknowledge）輸出高電平有效CPU一旦測試到HOLD總線請求信號有效，如果CPU允許讓出總線，在當前總線周期結束時，于T4狀態發出HLDA信號，表示響應這一總線請求，并立即讓出總線使用權，將三條總線置成高阻狀態。總線請求部件獲得總線控制權后，可進行DMA數據傳送，總線使用完畢使HOLD無效。CPU才將HLDA置成低電平。CPU再次獲得三條總線的使用權。§2-28086CPU的引腳及其功能最小模式總線保持響應信號2/4/2023468086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

CLK(Clock)時鐘信號輸入由8284時鐘發生器產生，8086CPU使用的時鐘頻率，因芯片型號不同，時鐘頻率不同。8086為5MHz，8086-1為10MHz，8086-2為8MHz。CPU所需電源Vcc＝+5V。GND為地線。

Vcc(+5V)，GND(地)§2-28086CPU的引腳及其功能最小模式2/4/2023478086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920在最大模式中，24~31腳功能重新定義。S2~S0

(BusCycleStatus)在最大模式系統中，由CPU傳送給總線控制器8288，8288譯碼后產生相應的控制信號代替CPU輸出。總線周期狀態信號三態輸出§2-28086CPU的引腳及其功能最大模式中的引腳定義2/4/2023488086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920總線封鎖信號三態輸出低電平有效

LOCK有效時，CPU不允許外部其它總線主控者獲得對總線的控制權。LOCK信號可由指令前綴LOCK來設置(即在LOCK前綴后面的一條指令執行期間，保持LOCK有效，封鎖其它主控者使用總線，此條指令執行完，LOCK撤消)。LOCK

(Lock)§2-28086CPU的引腳及其功能最大模式2/4/2023498086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6A