計算機組成原理第九-十講2023年2月1日存儲器

1、存儲器概述 外部特性，性能參數，層次結構2、靜態存儲器和動態存儲器存儲單元構成一位存儲單元及存儲陣列，多端口SRAM，讀寫時序3、半導體ROM存儲器

MROM，PROM，EPROM，EEPROM，FLASH4、存儲器芯片構成以及存儲器主要技術指標5、存儲器擴展技術 位、字、字位擴展6、數據校驗碼奇偶校驗碼，海明碼，CRC碼本講安排本講將解決的主要問題L、半導體存儲器的分類、組成及組成部件的作用及工作原理、讀/寫操作的基本過程。2、SRAM、DRAM芯片的組成特點、工作過程、典型芯片的引腳信號、了解DRAM刷新的基本概念。3、半導體存儲器的主要技術指標、芯片的擴充、CPU與半導體存儲器間的連接。在現代計算機中,存儲器處于全機中心地位,其原因是:(1)當前計算機正在執行的程序和數據(除了暫存于CPU寄存器的)均存放在存儲器中。CPU直接從存儲器取指令或存取數據。(2)計算機系統中輸入輸出設備數量增多，數據傳送速度加快，因此采用了直接存儲器存取(DMA)技術和I/O通道技術，在存儲器與輸入輸出系統之間直接傳送數據。(3)共享存儲器的多處理機的出現，利用存儲器存放共享數據，并實現處理機之間的通信，更加強了存儲器作為全機中心的地位。

由于中央處理器都是由高速器件組成，不少指令的執行速度基本上取決于主存儲器的速度。所以，計算機解題能力的提高、應用范圍的日益廣泛和系統軟件的日益豐富，無一不與主存儲器的技術發展密切相關。簡介存儲器分類存儲器概述存儲器的層次結構存儲器的技術指標存儲器概述1、存儲器：是計算機系統中的記憶設備，用來存放程序和數據。2、存儲元：存儲器的最小組成單位，用以存儲1位二進制代碼。3、存儲單元：是CPU訪問存儲器基本單位，由若干個具有相同操作屬性的存儲元組成。4、單元地址：在存儲器中用以表識存儲單元的唯一編號，CPU通過該編號訪問相應的存儲單元。5、字存儲單元：存放一個字的存儲單元，相應的單元地址叫字地址。6、字節存儲單元：存放一個字節的存儲單元，相應的單元地址叫字節地址7、按字尋址計算機：可編址的最小單位是字存儲單元的計算機。8、按字節尋址計算機：可編址的最小單位是字節的計算機。9、存儲體：存儲單元的集合，是存放二進制信息的地方幾個基本概念存儲器各個概念之間的關系單元地址00…0000…01........XX…XX存儲單元存儲元存儲容量存儲體存儲器分類1.按存儲介質分

半導體存儲器：用半導體器件組成的存儲器。磁表面存儲器：用磁性材料做成的存儲器。2.按存儲方式分

隨機存儲器：任何存儲單元的內容都能被隨機存取，且存取時間和存儲單元的物理位置無關。順序存儲器：只能按某種順序來存取，存取時間和存儲單元的物理位置有關。3.按存儲器的讀寫功能分

只讀存儲器(ROM)：存儲的內容是固定不變的，只能讀出而不能寫入的半導體存儲器。隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導體存儲器。4.按信息的可保存性分

非永久記憶的存儲器：斷電后信息即消失的存儲器。永久記憶性存儲器：斷電后仍能保存信息的存儲器。5.按在計算機系統中的作用分

根據存儲器在計算機系統中所起的作用，可分為:

主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。

半導體存儲器

只讀

存儲器

ROM

隨機讀寫存儲器RAM

掩膜ROM

可編程ROM（PROM）

可擦除ROM（EPPROM）

電擦除ROM（E2PROM）

靜態RAM（SRAM）

動態RAM（DRAM）

半導體存儲器存儲器層次結構

容量大，速度快，成本低。?為解決三者之間的矛盾，目前通常采用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。?對存儲器的要求是：寄存器Cache主存儲器輔助存儲器

名稱

高速緩沖存儲器

主存儲器

外存儲器

簡稱Cache

主存

外存用途高速存取指令和數據

存放計算機運行期間的大量程序和數據

存放系統程序和大型數據文件及數據庫特點

存取速度快，但存儲容量小存取速度較快，存儲容量不大存儲容量大，位成本低存儲器的用途和特點主存儲器的技術指標

存儲容量；存取時間(存儲器訪問時間）、存儲周期和存儲器帶寬；可靠性；功耗及集成度。

指標存儲容量存取時間存儲周期存儲器帶寬

含義在一個存儲器中可以容納的存儲單元總數啟動到完成一次存儲器操作所經歷的時間連續啟動兩次操作所需間隔的最小時間單位時間里存儲器所存取的信息量

表現存儲空間的大小

主存的速度

主存的速度數據傳輸速率技術指標

單位字數，字節數ｎｓｎｓ位/秒，字節/秒

?可靠性主存儲器的可靠性通常用平均無故障時間MTBF(MeanTimeBetweenFailures)來表征。MTBF指連續兩次故障之間的平均時間間隔。顯然，MTBF越長，意味著主存的可靠性越高，

?

功耗作為目前的主存儲器的主體的半導體存儲器的功耗包括“維持功耗”和“操作功耗”，應在保證速度的前提下盡可能地減小功耗，特別是要減小“維持功耗”。

?

集成度所謂集成度是指在一片數平方毫米的芯片上能集成多少個存儲單元，每個存儲單元存儲一個二進制位，所以集成度常表示為位/片。

SRAM存儲器DRAM存儲器主存儲器組成實例高性能的主存儲器SRAM存儲器1.基本存儲元

基本存儲元是組成存儲器的基礎和核心,它用來存儲一位二進制信息0或1。六管基本存儲單元電路16×1bitSRAM1KbitSRAM2.SRAM存儲器的組成

一個SRAM存儲器由存儲體、讀寫電路、地址譯碼電路和控制電路等組成。

?

一個基本存儲電路只能存儲一個二進制位。

?將基本的存儲電路有規則地組織起來，就是存儲體。

?

存儲體又有不同的組織形式：

將各個字的同一位組織在一個芯片中；將各個字的4位組織在一個芯片中，如：21141K×4；將各個字的8位組織在一個芯片中，如：61162K×8；

如圖所示：

存儲體將4096個字的同一位組織在一個集成片中；需16個片子組成4096×16的存儲器；

4096通常排列成矩陣形式，如64×64，由行選、列選線選中所需的單元。(1)存儲體(2)地址譯碼器

單譯碼方式——適用于小容量存儲器中，只有一個譯碼器。

雙譯碼方式——地址譯碼器分成兩個，可有效減少選擇線的數目。x1x64(3)驅動器雙譯碼結構中，在譯碼器輸出后加驅動器，驅動掛在各條X方向選擇線上的所有存儲元電路。(4)I/O電路

處于數據總線和被選用的單元之間，控制被選中的單元讀出或寫入，放大信息。(5)片選

在地址選擇時，首先要選片,只有當片選信號有效時，此片所連的地址線才有效。(6)輸出驅動電路為了擴展存儲器的容量，常需要將幾個芯片的數據線并聯使用；另外存儲器的讀出數據或寫入數據都放在雙向的數據總線上。這就用到三態輸出緩沖器。3.SRAM存儲器芯片實例Intel2114——1024×4的存儲器：

?4096個基本存儲單元，排成64×64(64×16×4)的矩陣；?需10根地址線尋址；?X譯碼器輸出64根選擇線，分別選擇1-64行；?Y譯碼器輸出16根選擇線，分別選擇1-16列控制各列的位線控制門。Intel2114——1K×4SRAM(64164)4.存儲器的讀、寫周期

在與CPU連接時,CPU的控制信號與存儲器的讀、寫周期之間的配合問題是非常重要的。讀周期:

讀周期與讀出時間是兩個不同的概念。

讀出時間——從給出有效地址到外部數據總線上穩定地出現所讀出的數據信息所經歷的時間。

讀周期時間——則是存儲器進行兩次連續讀操作時所必須間隔的時間，它總是大于或等于讀出時間。SRAM存儲器時序tRCtRC——讀周期

tA——讀出周期tCO

——片選到數據輸出延遲tCX

——片選到輸出有效

tOTD——從斷開片選到輸出變為三態tOHA

——地址改變后的維持時間地址有效CS有效數據輸出CS復位地址撤銷靜態存儲器的讀周期靜態存儲器的讀寫周期

tWCADD

tAWWE

tOTWCSDout

tDS

tDHDin寫周期：地址有效CS有效數據有效CS復位（數據輸入）地址撤銷常用典型的SRAM芯片有6116、6264、62256等。

A7

A6

A5

A4

A3

A2

A1

A0

D0

D1

D2

GND

——

——

——

——

——

——

——

——

——

——

——

——

VCC

A8

A9

WE

OE

A10

CS

D7

D6

D5

D4

D3

124

223

322

421

520

619

718

817

916

1015

1114

1213

SRAM芯片實例SRAM6116(2K8)輸入I/O工作方式CEWEOEDIDOHXXXHigh-Z非選擇LHLHigh-ZDO讀LLHDIHigh-Z寫LLLDIHigh-Z寫LHHXHigh-Z選擇DRAM存儲器1.單管動態存儲元

數據線

行(字)選擇CCDT110T1單管DRAM的存儲矩陣讀操作行選擇線為高電平，使存儲電路中的T1管導通，于是，使連在每一列上的刷新放大器讀取電容C上的電壓值。刷新放大器的靈敏度很高，放大倍數很大，并且能將從電容上讀得的電壓值折合為邏輯“0”或者邏輯“1”。列地址（較高位地址）產生列選擇信號，有了列選擇信號，所選中行上的基本存儲電路才受到驅動，從而可以輸出信息。在讀出過程中，選中行上的所有基本存儲電路中的電容都受到打擾，因此為破壞性讀出。為了在讀出之后，仍能保存所容納的信息，刷新放大器對這些電容上的電壓值讀取之后又立即進行重寫。寫操作行選擇線為“1”；T1管處于可導通的狀態，如果列選擇信號也為“1”則此基本存儲電路被選中，于是由數據輸入／輸出線送來的信息通過刷新放大器和T1管送到電容C。

刷新雖然進行一次讀／寫操作實際上也進行了刷新，但是，由于讀／寫操作本身是隨機的，所以，并不能保證所有的RAM單元都在2ms中可以通過正常的讀／寫操作來刷新，由此，專門安排了存儲器刷新周期完成對動態RAM的刷新。

?

集成度高，功耗低

?

具有易失性，必須刷新。

?

破壞性讀出，必須讀后重寫

?

讀后重寫，刷新均經由刷新放大器進行。

?

刷新時只提供行地址，由各列所擁有的刷新放大器，對選中行全部存儲細胞實施同時集體讀后重寫(再生)。

DRAM的電氣特征：內部結構——Intel2164(64K×1)2.DRAM存儲芯片實例

NC

DIN

WE

RAS

A0

A2

A1

GND

——

——

——

——

VCC

CAS

DOUT

A6

A3

A4

A5

A7

——

——

——

——

116

215

314

413

512

611

710

89

Intel2164(64K×1)引腳

A0～A7：地址輸入線RAS：行地址選通信號線，兼起片選信號作用（整個讀寫周期，RAS一直處于有效狀態）CAS：列地址選通信號線WE：讀寫控制信號0-寫1-讀Din：數據輸入線Dout：數據輸出線DRAM時序讀周期：行地址有效行地址選通列地址有效列地址選通數據輸出行選通、列選通及地址撤銷DRAM時序寫周期：行地址有效行地址選通列地址、數據有效列地址選通數據輸入行選通、列選通及地址撤銷3.DRAM的刷新(1)DRAM的刷新不管是哪一種動態RAM，都是利用電容存儲電荷的原理來保存信息的，由于電容會逐漸放電，所以，對動態RAM必須不斷進行讀出和再寫入，以使泄放的電荷受到補充，也就是進行刷新。動態MOS存儲器采用“讀出”方式進行刷新,先將原存信息讀出，再由刷新放大器形成原信息并重新寫入。(2)刷新周期從上一次對整個存儲器刷新結束到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔叫刷新周期。一般為2ms,4ms,8ms。(3)刷新方式常用的刷新方式有三種:

集中式、分散式、異步式。

在整個刷新間隔內，前一段時間重復進行讀/寫周期或維持周期，等到需要進行刷新操作時，便暫停讀/寫或維持周期，而逐行刷新整個存儲器，它適用于高速存儲器。tCtCtCtCtCtCtC?

集中式刷新例如：對128128矩陣存儲器刷新。刷新時間相當于128個讀周期；設刷新周期為2ms，讀/寫周期為0.5s，則刷新周期有4000個周期，其中

3782個周期（1936s）用來讀/寫或維持信息；

128個周期（64s）用來刷新操作；當3781個周期結束，便開始進行128個周期，64s的刷新操作。集中式刷新適用于高速存儲器。存在不能進行讀寫操作的死區時間.

把一個存儲周期tc分為兩半，周期前半段時間tm用來讀/寫操作或維持信息，周期后半段時間tr作為刷新操作時間。這樣，每經過128個系統周期時間，整個存儲器便全部刷新一遍。?分散式刷新分散式刷新系統速度降低，但不存在停止讀寫操作的死時間。W/RREFW/RREFW/RREF?異步式刷新是前兩種方式的結合。例如：對2116來說，在2ms中內把128行刷新一遍。

2000s12815.5

s

即：每15.5s刷新一行。

在這種刷新操作中，基本上只用RAS信號來控制刷新，CAS信號不動作。為了確保在一定范圍內對所有行都刷新，使用一種外部計數器。2)CAS在RAS之前的刷新這種方式是在RAS之前使CAS有效，啟動內部刷新計數器，產生需要刷新的行地址，而忽略外部地址線上的信號。目前256K位以上的DRAM片子通常都具有這種功能。(4)刷新操作種類1)只用RAS信號的刷新例:

說明1M×1位DRAM片子的刷新方法，刷新周期定為8ms。

?1M位的存儲單元排列成5122048的矩陣；

?如果選擇一個行地址進行刷新，刷新地址為A0~A8（29），因此這一行上的2048個存儲元同時進行刷新；

?在8ms內進行512個周期的刷新；

?刷新方式可采用：在8ms中進行512次刷新操作的集中刷新方式；按8ms÷512＝15.5s刷新一次的異步刷新方式。tCtCtCtCtCtCtC4.存儲器控制電路DRAM存儲器的刷新需要有硬件電路的支持，包括：

刷新計數器、刷新/訪存裁決、刷新控制邏輯等。這些控制線路形成DRAM控制器。

DRAM控制器是CPU和DRAM的接口電路，它將CPU的信號變換成適合DRAM片子的信號。DRAM控制器RASCASWE讀/寫地址總線地址(2)刷新定時器：定時電路用來提供刷新請求。(3)刷新地址計數器：只用RAS信號的刷新操作，需要提供刷新地址計數器。對于1M位的片子，需512個地址，故刷新計數器9位。(4)仲裁電路：對同時產生的來自CPU的訪問存儲器的請求和來自刷新定時器的刷新請求的優先權進行裁定。(5)定時發生器：提供行地址選通信號RAS、列地址選通信號CAS和寫信號WE.地址多路開關讀寫操作時向DRAM片子分時送出行地址和列地址；刷新時需要提供刷新地址。高性能的主存儲器EDRAM又稱增強型DRAM(EnhancedDRAM),它在DRAM芯片上集成了一個SRAM實現的小容量高速緩沖存儲器，從而使DRAM芯片的性能得到顯著改進。1.EDRAM芯片工作過程；猝發式讀取；EDRAM結構的兩個優點:

?在SRAM讀出期間可同時對DRAM刷新；

?輸入、輸出途徑是分開的，可在寫操作完成的同時啟動同一行的讀操作。2.EDRAM內存條組成1M*32位的存儲模塊?8個芯片共用片選信號Sel、行選通信號RAS、刷新信號Ref和地址輸入信號A0—A10；

?兩片EDRAM芯片的列選信號CAS連接在一起，形成一個1M×8位(1MB)的片組；再由4個片組組成一個

1M×32位(4MB)的存儲模塊；

?4個片組的列選信號CAS0~CAS3分別與CPU的4個子節信號BE0~BE3相對應，以允許存取8位或16位的字。

?當進行32位存取時，BE0~BE3全部有效，此時認為

A1A0位為0（CPU沒有A1A0引腳）。由容量為1M×4位的EDRAM,組成1M×32位的存儲模塊?

當某模塊被選中，此模塊的8個EDRAM芯片同時動作，8個4位數據端口D3—D0同時與32位數據總線交換數據，完成一次32位字的存取。?20位地址分11位的行地址和9位的列地址，分別在RAS和CAS有效時同時輸入到8個芯片的地址引腳。

上述存儲模塊本身具有高速成塊存取能力,這種模塊內存儲字完全順序排放，以猝發式存取來完成高速成塊存取的方式，在當代微型機中獲得了廣泛應用。配置4個上述模塊，組成16MB存儲器，A23A22用作模塊選擇。將由EDRAM芯片組成的模塊做成小電路插件板形式，稱為內存條。DRAM的研制與發展增強型DRAM(EDRAM)晶體管開關加速集成小容量SRAMcache擴展數據輸出DRAM(EDODRAM)（ExtendedDataOutDRAM）數據帶寬高同步DRAM(SDRAM)（SynchronousDRAM）讀寫速度比EDODRAM快SDRAM的讀寫操作與處理器的其它操作可以同步進行采用成組傳送方式DDRAM：雙倍速率SDRAM（DualdaterateSDRAM）RambusDRAM(RDRAM)采用新的接口,專用RDRAM總線采用異步成組數據傳輸協議集成RAM存儲陣列+刷新+裁決+…專用RAM:video(1)與CPU的連接

主要是

地址線、控制線、數據線

的連接。(2)多個芯片連接

存儲器容量與實際存儲器的要求多有不符。如前所述存儲器芯片有不同的組織形式，如1024*1、1024*4、4096*8等；實際使用時，需進行字和位擴展(多個芯片連接），組成你所需要的實際的存儲器，如1K*8、4K*8等的存儲器。存儲器的基本組織A0A12D0D7位擴展法

只加大字長，而存儲器的字數與存儲器芯片字數一致,對片子沒有選片要求。用8k*1的片子組成8k*8的存儲器需8個芯片地址線——需13根數據線——8根控制線——WR接存儲器的WE

2:416K816K816K816K8字擴展法用16K8位的芯片組成64K8位的存儲器需4個芯片地址線——共需16根片內：(214=16384)14根，選片：2根數據線——8根控制線——WE最低地址最高地址C000FFFF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003FFF00,0000,0000,000011,1111,1111,111100001說明總地址片內A13A12……..A1A0選片A15A14地址片號地址空間分配表CPU用1k4的存儲器芯片2114組成2k8的存儲器字位同時擴展法*ramsel0=A21A20*MREQramsel1=A21*A20*MREQramsel2=A21*A20*MREQramsel3=A21*A20*MREQ例有若干片1M×8位的SRAM芯片，采用字擴展方法構成4MB存儲器，問

(1)需要多少片RAM芯片？

(2)該存儲器需要多少地址位？

(3)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數據信號、控制信號MREQ和R/W#。

(4)給出地址譯碼器的邏輯表達式。解：(1)需要4M/1M=4片SRAM芯片；(2)需要22條地址線(3)譯碼器的輸出信號邏輯表達式為：

ramsel32-4譯碼ramsel2ramsel1ramsel0A21~A20A21~A0A19~A0OEMREQR/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WE*

A

CE1M×8DWE*

A

CE1M×8DWE*

A

CE1M×8DWE*

A

CE1M×8D例設有若干片256K×8位的SRAM芯片，問：

(1)采用字擴展方法構成2048KB的存儲器需要多少片SRAM芯片？

(2)該存儲器需要多少字節地址位？

(3)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數據信號、控制信號MREQ#和R/W#。解：(1)該存儲器需要2048K/256K=8片SRAM芯片；

(2)需要21條地址線，因為221=2048K，其中高3位用于芯片選擇，低18位作為每個存儲器芯片的地址輸入。 (3)該存儲器與CPU連接的結構圖如下。

ramsel73-8譯碼ramsel2ramsel1ramsel0…A20-18A20-0A17-0OE#MREQ#R/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WEACE256K×8DWEACE256K×8DWEACE256K×8DWEACE256K×8D例

設有若干片256K×8位的SRAM芯片，問：

(1)如何構成2048K×32位的存儲器？

(2)需要多少片RAM芯片？

(3)該存儲器需要多少字節地址位？

(4)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數據信號、控制信號MREQ#和R/W#。解：采用字位擴展的方法。需要32片SRAM芯片。

ramsel73-8譯碼ramsel2ramsel1ramsel0…A22-20A22-2A19-2OE#MREQ#R/W#CPUD31~D0D31~D0D31~D0D31~D0D31~D0WEACE256Kx84片DWEACE256Kx84片DWEACE256Kx84片DWEACE256Kx84片D只讀存儲器閃速存儲器高速存儲器只讀存儲器1.ROM的分類

缺點不能重寫只能一次性改寫只讀存儲器

掩模式

(ROM)一次編程(PROM)

多次編程(EPROM)(EEPRPM)

定義數據在芯片制造過程中就確定

用戶可自行改變產品中某些存儲元可以用紫外光照射或電擦除原來的數據，然后再重新寫入新的數據

優點

可靠性和集成度高，價格便宜

可以根據用戶需要編程

可以多次改寫ROM中的內容閃速存儲器Flashmemory(1)掩模式ROM

采用掩模工藝制成，其內容由廠方生產時寫入，用戶只能讀出使用而不能改寫。有MOS管的位表示存1，沒有MOS管的位表示存0。(2)可寫入（可編程）只讀存儲器PROM例：熔絲燒斷型寫“0”時：燒斷熔絲寫“1”時：保留熔絲行線X位線YVccTXY熔絲(3)光擦可編程只讀存儲器EPROM?基本存儲元電路N型P+P+EPROM實例(128*16*8)EPROM實例

A7

A6

A5

A4

A3

A2

A1

A0

O0

O1

O2

GND

——

——

——

——

——

——

——

——

——

——

——

——

VCC

A8

A9

VPP

OE

A10

CE

O7

O6

O5

O4

O3

124

223

322

421

520

619

718

817

916

1015

1114

1213

EPROM27162K×8引腳

數據輸出

讀輸出

未選中高阻

功率下降高阻編程PD/PGM低無關高

由低到高脈沖CS

低

高無關

高Vpp+5V+5V+5V+25VVcc+5V+5V+5V+5V輸入引腳操作工作模式選擇(4)電擦可編程只讀存儲器EEPROM?

若VG為正電壓，第一浮空柵極與漏極之間產生隧道效應，使電子注入第一浮空柵極，即編程寫入。?

若使VG為負電壓，強使第一級浮空柵極的電子散失，即擦除。?EEPROM的編程與擦除電流很小,可用普通電源供電,而且擦除可按字節進行。

它的主要特點是能在應用系統中在線改寫，斷電后信息保存，因此目前得到廣泛應用。第一級浮空柵第二級浮空柵電可擦寫ROM

——EEPROM及Flash存儲器2.存儲器舉例CPU的地址總線16根(A15—A0，A0為低位)；雙向數據總線8根(D7—D0)，控制總線中與主存有關的信號有：

MREQ，R/W。主存地址空間分配如下：

0—8191為系統程序區，由只讀存儲芯片組成；

8192—32767為用戶程序區；最后(最大地址)2K地址空間為系統程序工作區。

現有如下存儲器芯片：

EPROM：8K×8位(控制端僅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.解：(1)主存地址空間分布如圖所示。16根地址線尋址——64K0000~FFFFH(65535)EPROM：8K×8位SRAM：16K×1位，2K×8位，4K×8位，8K×8位.00001FFF20007FFFF800FFFF63488請從上述芯片中選擇適當芯片設計該計算機主存儲器，畫出主存儲器邏輯框圖，注意畫出選片邏輯(可選用門電路及3∶8譯碼器74LS138)與CPU的連接，說明選哪些存儲器芯片，選多少片。(2)連接電路片內尋址：8K芯片——片內13根A12~A02K芯片——片內11根A10~A0片間尋址：前32KA15A14A13

000001

010011最后2K111加A12A11

1100001FFF20003FFF60007FFFF800FFFF40005FFF63488ABCY0Y1Y2Y3Y7。。。。。MREQA0A12A0A12A0A12A0A12A0A10CSCSCSCSCSR/WR/WR/WR/W閃速存儲器1.什么是閃速存儲器FlashMemory

閃速存儲器是一種高密度、非易失性的讀/寫半導體存儲器，它突破了傳統的存儲器體系，改善了現有存儲器的特性。特點：固有的非易失性(2)廉價的高密度(3)可直接執行(4)固態性能

擦除方法是在源極加正電壓利用第一級浮空柵與源極之間的隧道效應，把注入至浮空柵的負電荷吸引到源極。由于利用源極加正電壓擦除，因此各單元的源極聯在一起，這樣，快擦存儲器不能按字節擦除，而是全片或分塊擦除。2.基本單元電路3.閃速存儲器的邏輯結構28F256A,存儲容量256K位(32K*8)(整體擦除FlashMemory)4.閃速存儲器的工作原理電擦除和重新編程能力閃速存儲器是在EPROM功能基礎上增加了電路的電擦除和重新編程能力。28F256A引入一個指令寄存器來實現這種功能。其作用是：

(1)保證TTL電平的控制信號輸入；

(2)在擦除和編程過程中穩定供電；

(3)最大限度的與EPROM兼容。?

采用并行操作方式---雙端口存儲器

芯片技術研究開發高性能芯片技術，如：DRAMFPMDEDOEDRAMCDRAMSDRAMRambusDRAM。高速存儲器?

采用并行主存儲器,提高讀出并行性---多模塊交叉存儲器?

主存儲器采用更高速的技術來縮短存儲器的讀出時間---相聯存儲器(2)結構技術

由于CPU和主存儲器在速度上不匹配，限制了高速計算。為了使CPU不至因為等待存儲器讀寫操作的完成而無事可做，可以采取一些加速CPU和存儲器之間有效傳輸的特殊措施。雙端口存儲器多模塊交叉存儲器相聯存儲器高性能存儲器雙端口存儲器1.雙端口存儲器的邏輯結構雙端口存儲器

——指同一個存儲器具有兩組相互獨立的讀寫控制線路，

是一種高速工作的存儲器。雙讀單寫端口存儲器單元結構多模塊交叉存儲器

并行主存系統大存儲器在一個存儲周期中讀出的不是一個存儲單元的w位信息，而是n個字，這樣在單位時間里存儲器提供的信息量可提高n倍，這樣組織的主存系統稱為并行主存系統。1.并行主存系統w位w位……w位M0M1Mn-12.多模塊交叉存儲器1）.存儲器的模塊化組織

一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中有兩種安排方式：

順序方式

交叉方式順序方式各模塊一個接一個串行工作。交叉方式

連續地址分布在相鄰的不同模塊內，同一個模塊內的地址都是不連續的。對連續字的成塊傳送可實現多模塊流水式并行存取，大大提高存儲器的帶寬。2）.

多模塊交叉存儲器編址方式

如果在M個模塊上交叉編址(M=2k)，則稱為模M交叉編址。設存儲器包括M個模塊，每個模塊的容量為L，各存儲模塊進行低位交叉編址，連續的地址分布在相鄰的模塊中。第i個模塊Mi的地址編號應按下式給出：

M·j+i

其中，j=0,1,2,…,L-1i=0,1,2,…,M-1

一般模塊數M取2的k次冪，高檔微機M值可取2或4，大型計算機M取16至32。模塊地址模塊n-k位k位譯碼器2k-1...i...0kn-kABDBABDBMiABDBMOAB:地址寄存器DB:數據寄存器Mi:第i個存儲模塊圖3-24多體交叉編址方式M2k-1模體地址編址序列對應二進制地址最低二位M0M1M2M30,4,8,12,...4j+0,...1,5,9,13,...4j+1,...2,6,10,14,...4j+2,...3,7,11,15,...4j+3,...00011011模四交叉各模塊的編址序列3）.多模塊交叉存儲器存取控制方式多模塊交叉存儲器可以有兩種不同的方式進行訪問：一種是所有模塊同時啟動一次存儲周期，相對各自的數據寄存器并行地讀出或寫入信息；稱為“同時訪問”，同時訪問要增加數據總線寬度。(2)另一種是M個模塊按一定的順序輪流啟動各自的訪問周期，啟動兩個相鄰模塊的最小時間間隔等于單模塊訪問周期的1/M。稱為“交叉訪問”。單模塊訪問周期TM0M1M2MM-10TM2TMM-1MTt交叉訪問的存儲器工作時間圖4）.多模塊交叉存儲器的基本結構?

每個模塊各自以等同的方式與CPU傳送信息。?CPU同時訪問四個模塊，由存儲器控制部件控制它們分時使用數據總線進行信息傳遞。?對每一個模塊來說，從CPU給出訪存命令直到讀出信息仍然使用了一個存取周期時間；?對CPU來說，它可以在一個存取周期中連續訪問4個模塊；?各模塊的讀寫過程重疊進行，所以這是一種并行存儲器結構。相聯存儲器

相聯存儲器不是按地址訪問的存儲器，而是按內容尋址的存儲器。1.相聯存儲器的基本原理如下表：職工號姓名出生年月工資數800540920750610張明王芳李平趙洪周進1940.21960.11943.31945.21965.920001200150014001000物理地址

nn+1n+2n+3n+4?

相聯存儲器是指其中任一存儲項內容作為地址來存取的存儲器。?

選用來尋址存儲器的子段叫做關鍵字，簡稱“鍵”。?這樣，存放在相聯存儲器中的項可以看成具有下列格式：

KEY，DATA

其中KEY是地址，DATA是被讀寫信息。?相聯存儲器的基本原理是把存儲單元所存內容的某一部分作為檢索項(即關鍵字項)，去檢索該存儲器，并將存儲器中與該檢索項符合的存儲單元內容進行讀出或寫入。相聯存儲器——單元結構01DWEDMQSMK比較結果存儲數據輸出屏蔽控制讀寫控制2.相聯存儲器的組成相聯存儲器——訪問實例3.相聯存儲器舉例××××××××××...0011111000.........01.....................SRRWSR076543218nCRMR......字iW-1...位...?設存儲器有W個字，字長n位。?

CR位比較寄存器，字長也為n位，存放要比較的數（或要檢索的內容）。?

MR為屏蔽寄存器，與CR配合適用，字長也為n位。當按比較數的部分內容進行檢索時，相應地把MR中要比較的位設置成“1”，不要比較的位設置成“0”。圖中表示需要按2～6位的內容進行比較，所以MR的2—6位為“1”，其余各位均置“0”。置成“1”的字段稱為關鍵字段。?

SRR為查找結果寄存器，字長為W位，假如比較結果第i個字滿足要求，則SRR中的第i位為“1”，其余各位均為“0”，若同時有n個字滿足要求，則相應地就有n位為“1”。?有的相聯存儲器還設置有字選擇寄存器WSR，用來確定哪些字參與檢索，若字選擇寄存器某位為“1”，則表示其對應的存儲字參與檢索；若某位為“0”，則表示其對應的存儲字不參與檢索。下面舉例說明之。假如某高校學生入學考試總成績已存入相聯存儲器，如圖所示。今要求列出“總分”在560分和600分范圍內的考生名單。可以用二次查找完成：第一次找出“總分”大于559分的考生名單;第二次從名單中再找出總分小于601分的考生；因此分別將559分和601分作為關鍵字段內容置于比較寄存器中。

在計算機系統中，相聯存儲器主要用于虛擬存儲器中存放分段表、頁表和快表；在高速緩沖存儲器中，相聯存儲器作為存放cache的行地址之用。這是因為，在這兩種應用中，都需要快速查找。?為了進行檢索，還要求相聯存儲器能進行各種比較操作（相等、不等、小于、大于、求最大值和最小值等）。?比較操作是并行進行的，即CR中的關鍵字段與存儲器的所有

W個字的相應字段同時進行比較。這由相聯存儲器的具體電路實現，極大地提高了處理速度。

元件故障、噪聲干擾等各種因素常常導致計算機在處理信息過程中出現錯誤。為了防止錯誤,可將信號采用專門的邏輯線路進行編碼以檢測錯誤,甚至校正錯誤。

通常的方法是：在每個字上添加一些校驗位,用來確定字中出現錯誤的位置。常用方法：

奇偶校驗碼；海明校驗與糾錯碼；循環冗余校驗碼。1.為什么設置校驗碼校驗碼1、碼字：由若干位代碼組成，滿足某種編碼規律的一個代碼字。例：編碼規則“代碼中1的個數為奇數”則

“01001001”合法“11001001”不合法2、碼距：碼距指任何一種編碼的任兩組二進制代碼中，其對應位置的代碼最少有幾個二進制位不相同。例：若用4位二進制數表示16種狀態，16種狀態都用，則碼距L=1。若用4位二進制數表示8種狀態，而把另外8種狀態作為非法編碼，此時的碼距L=2。3、最小碼距：指一種編碼的任意兩個碼字中間，對應位置代碼變化的最少個數。8421BCD碼01111001L=3

而01000101L=14、數據校驗的實現原理：數據校驗碼是在合法的數據編碼之間，加進一些不允許出現的(非法的)編碼，使合法的數據編碼出現錯誤時成為非法編碼。這樣就可以通過檢測編碼的合法性達到發現錯誤的目的。數據校驗碼原理2.奇偶校驗

原理：在k位數據碼之外增加1位校驗位，使k+1位碼字中取值為1的位數保持為

偶數（偶校驗）或奇數（奇校驗）偶校驗奇校驗校驗位00010001100010

0101010100101

1原有數據位

兩個新的碼字例如：

同理,偶校驗位Ｃ定義為

C＝x0⊕x1⊕…⊕xn-1

即x中包含偶數個1時,才使C＝0。

設x＝(x0

x1…xn-1)是一個n位字,則奇校驗位Ｃ定義為

C＝x0⊕x1⊕…⊕xn-1

式中⊕代表按位加,只有當x中包含有奇數個1時,C＝0。定義：例已知下表中左面一欄有5個字節的數據。請分別用奇校驗和偶校驗進行編碼。數據偶校驗編碼Ｃ奇校驗編碼Ｃ1010101001010100000000000111111111111111101010100101010000000000011111111111111110101010010101000000000001111111111111110101010101特點：奇偶校驗可提供單（奇數）個錯誤檢測，但無法檢測多（偶數）個錯誤,

更無法識別錯誤信息的位置及糾正錯誤。

發送：x0

x1…xn-1C

（算出C加到需發送字的后面）接收：x0'

x1'

…xn-1

'

C'

計算：F＝x'0⊕x'1⊕…⊕x'n-1⊕C'

結果：若F＝1，意味著收到的信息有錯；若F＝0，表明x字傳送正確。校驗方法：

(以偶校驗為例)奇偶校驗碼常用于存儲器讀寫檢查，或ASCII字符傳送過程中的檢查。糾錯碼功能從M位數據中產生一組新的K位校驗碼與取出的糾錯碼功能校驗位碼作比較：1、無錯誤2、檢測到差錯，并可以糾正。3、檢測到差錯，但無法糾正。1．原理 海明校驗碼的實現原理是：在數據位中加入幾個校驗位，將數據代碼的碼距均勻地拉大，并把數據的每個二進制位分配在幾個奇偶校驗組中。當某一位出錯后，就會引起有關的幾個校驗位的值發生變化，這不但可以發現錯誤，還能指出是哪一位出錯，為進一步自動糾錯提供了依據。2．編碼規則 若海明碼的最高位號為m，最低位號為1，即ＨmＨm-1…Ｈ2Ｈ1，則海明碼的編碼規則是：（1）校驗位與數據位之和為m，每個校驗位Pi在海明碼中被分在位號2i-1的位置上，其余各位為數據位，并按從低向高逐位依次排列的關系分配各數據位。（2）海明碼的每一位位碼Hi（包括數據位和校驗位）由多個校驗位校驗，其關系是被校驗的每一位位號要等于校驗它的各校驗位的位號之和。海明校驗碼3．增添校驗位 假設欲檢測的有效信息為n位，需增加的校驗位為k位，則校驗碼的長度為n+k位。校驗位的狀態組合，應當具有指出n+k位中任一位有錯或無錯的能力，即需要區別出n+k+1種狀態。應滿足以下關系式：2k≥n+k+1

這個關系式稱為海明不等式，若信息位長度n確定后，由此可得到校驗位k的最短長度。 確定校驗位后，就可以與信息位組成海明校驗位。假設數據位是7位二進制編碼，據上所述，校驗位的位數k為4,故海明碼的總位數為11。它們的排列關系可表示為：海明碼位號：H11H10H9H8H7H6H5H4H3H2H1

海明碼：D7D6D5

P4

D4D3D2P3D1P2P1

可知：每個校驗位由其本身校驗；每個數據位由若干校驗位校驗。4．校驗位校驗任務的分配 根據海明碼的編碼規則，每一位海明碼都有多個校驗位校驗，且被校驗的每一位的位號等于參與校驗它的幾個校驗位的位號之和。

占據各權位上的校驗位按權組成的8421碼，正好等于海明碼的位號，即海明碼的位號Hi正好等于要校驗它的校驗位所占權位權值之和。例如：H11＝P4×23＋P2×22＋P1×21這說明了H11位將由P4、P2、P1進行校驗。校驗位P1可以校驗：H1、H3、H5、H7、H9、H11、H13、H15校驗位P2可以校驗：H2、H3、

H6、H7、H10、H11、H14、H15校驗位P3可以校驗：H4、H5、

H6、

H7、H12、H13、H14、H15校驗位P4可以校驗：H8、H9、

H10、H11、H12、H13、H14、H15根據校驗時偶校驗，可以寫出相應的校驗方程。例：設有一個7位信息碼位0110001，求它的海明碼。解：此例中，信息位n=7，根據海明不等式，可求得校驗位最短長度k=4。其海明碼先表示如下：海明碼位號：H11H10H9H8H7H6H5H4H3H2H1海明碼：0

1

1P4000

P31P2P1按偶校驗寫出校驗方程為：H1H3H5H7H9H11＝0（P1＝H1）H2H3

H6H7H10H11＝0（P2＝H2）H4H5

H6H7＝0（P3＝H4）H8H9

H10H11＝0（P4＝H8）由此可得：P1＝0、P2＝0、P3＝0、P4＝0，所以0110001的海明碼為01100000100。

方法：將錯了的碼字重新代入校驗方程校驗一次即可。假設上面例子中的海明碼01100000100傳送后，若H6位發生了錯誤，變成了01100100100，這時把它們代入上面的偶校驗校驗方程，如下：

H1H3H5H7H9H11＝010010=0=E1H2H3

H6H7H10H11＝011010=1=E2H4H5

H6

H7＝0010=1=E3H8H9

H10H11＝0110