學(xué)習(xí)有關(guān)FPGA方面的知識，在看一些FPGA的datasheet時，看到fan-out和fan-in這樣的字眼，乍一看還真不知所云，繼續(xù)往下看還是云里霧里，于是用Google在線翻譯了一下，上面赫然是扇入扇出，不用想，電子設(shè)計(jì)方面怎么會有這么俗的詞，還“扇”呢。剛開始不以為然，后來在求知欲的驅(qū)使下，就以扇入扇出為關(guān)鍵字在網(wǎng)上開始艱難搜尋。別說這一找，還真找到不少資料呢，看了網(wǎng)上那些大俠們的解釋，我才恍然大悟，原來Google并沒有翻譯錯，而是自己太孤陋寡聞了。下面我將給出我所找到的關(guān)于扇入扇出的解釋，以下都是來自網(wǎng)絡(luò)，并非原創(chuàng)：扇入、扇出系數(shù)扇入系數(shù)是指門電路允許的輸入端數(shù)目。一般門電路的扇入系數(shù)為1—5，最多不超過8。扇出系數(shù)是指一個門的輸出端所驅(qū)動同類型門的個數(shù)，或稱負(fù)載能力。一般門電路的扇出系數(shù)為8，驅(qū)動器的扇出系數(shù)可達(dá)25。扇出系數(shù)體現(xiàn)了門電路的負(fù)載能力。

灌電流、拉電流

當(dāng)邏輯門輸出端是低電平時，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。當(dāng)邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出，這個電流稱為拉電流。簡單的理解就是邏輯門的輸入（灌電流）和輸出電流（拉電流）。

上、下拉電阻

上拉電阻就是將不確定的信號通過一個電阻嵌位在高電平（即拉電流），來增加高電平輸出時的驅(qū)動能力，以解決總線驅(qū)動能力不足時提供電流；下拉電阻就是將不確定的信號通過一個電阻嵌位在低電平，是用來吸收電流的，也就是灌電流。

負(fù)載效應(yīng)當(dāng)輸出負(fù)載大于它的扇出能力的時候，就會有如下的效應(yīng)：1、輸出低態(tài)時，輸出電壓VOL可能高于VOLmax。2、輸出高態(tài)時，輸出電壓VOH可能高于VOLmin。3、輸出的傳播延遲可能大于規(guī)格說明的延遲值。4、輸出的上升和下降時間可能大于規(guī)格說明的延遲值。5、器件工作溫度可能升高，從而降低其可靠性，最終引起器件失效。1.原意：

The

number

of

circuits

that

can

be

fed

input

signals

from

an

output

device.

扇出，輸出可從輸出設(shè)備輸入信號的電路的數(shù)量

。

扇出（fan-out）是定義單個邏輯門能夠驅(qū)動的數(shù)字信號輸入最大量的術(shù)語。大多數(shù)TTL邏輯門能夠?yàn)?0個其他數(shù)字門或驅(qū)動器提供信號。因而，一個典型的TTL邏輯門有10個扇出信號。

在一些數(shù)字系統(tǒng)中，必須有一個單一的TTL邏輯門來驅(qū)動10個以上的其他門或驅(qū)動器。這種情況下，被稱為緩沖器的驅(qū)動器可以用在TTL邏輯門與它必須驅(qū)動的多重驅(qū)動器之間。這種類型的緩沖器有25至30個扇出信號。邏輯反向器（也被稱為非門）在大多數(shù)數(shù)字電路中能夠輔助這一功能。2.在模塊化設(shè)計(jì)中模塊的扇出是指模塊的直屬下層模塊的個數(shù)，如圖7．8所示。圖7．8中，平均的扇出是2。一般認(rèn)為，設(shè)計(jì)得好的系統(tǒng)平均扇出是3或4。圖7.8模塊的扇出

一個模塊的扇出數(shù)過大或過小都不理想，過大比過小更嚴(yán)重。一般認(rèn)為扇出的上限不超過7。扇出過大意味著管理模塊過于復(fù)雜，需要控制和協(xié)調(diào)過多的下級。解決的辦法是適當(dāng)增加中間層次。一個模塊的扇入是指有多少個上級模塊調(diào)用它。扇人越大，表示該模塊被更多的上級模塊共享。這當(dāng)然是我們所希望的。但是不能為了獲得高扇人而不惜代價，例如把彼此無關(guān)的功能湊在一起構(gòu)成一個模塊，雖然扇人數(shù)高了，但這樣的模塊內(nèi)聚程度必然低。這是我們應(yīng)避免的。設(shè)計(jì)得好的系統(tǒng)，上層模塊有較高的扇出，下層模塊有較高的扇人。其結(jié)構(gòu)圖像清真寺的塔，上面尖，中間寬，下面小。多扇出問題，通常是指用一個節(jié)點(diǎn)驅(qū)動多個下級邏輯器件，此問題會嚴(yán)重影響FPGA布線的穩(wěn)定性，設(shè)計(jì)的時候要多加注意，此時采用的是復(fù)制寄存器策略。舉個例子：CLK為系統(tǒng)時鐘，M為1MHz方波信號，由于M信號驅(qū)動的模塊較多，所以M的扇出較多，為了減少扇出，用系統(tǒng)時鐘采樣，將M信號驅(qū)動7個D觸發(fā)器，然后將7個D觸發(fā)器的輸出端分給7個模塊，這樣每個復(fù)制點(diǎn)(DUP0~DUP6)平均扇出變?yōu)樵瓉淼?/7，M的信號扇出變?yōu)?，這樣就減少了每個信號的扇出，優(yōu)化了邏輯，也提高了設(shè)計(jì)的整體性能。簡而言之，就是將一路信號用D觸發(fā)器和CLK將其分成兩路信號，或者是更多路的信號，再讓這些信號來驅(qū)動下面的各個模塊。

如何判斷是系統(tǒng)的問題是由于多扇出而導(dǎo)致的呢。我是這樣判斷的，因?yàn)槲业哪K是一個一個寫，一塊一塊的調(diào)試的，所以在分開調(diào)試的時候沒有出任何問題，當(dāng)所有的綜合在一起的時候，就出現(xiàn)了有一個模塊的信號總是不正常，單獨(dú)調(diào)試該模塊的時候又正常，然而這兩個模塊之間又沒有什么交互信號，所以，就把問題定位在這個共用信號的驅(qū)動能力上了，最終曾加了D觸發(fā)器，解決了這個問題。另外經(jīng)高手指點(diǎn)，還有一種方法是將這個頻率信號放在CLK的管腳上，因?yàn)闀r鐘管腳的驅(qū)動能力比一般的IO口要大一些，所以也就能夠帶動更多的邏輯門。

最后添加一點(diǎn)關(guān)于門控時鐘的問題。在編譯的時候，系統(tǒng)會報(bào)警告，F(xiàn)oundXnode(s)inclockpathswhichmaybeactingasrippleand/orgatedcloxks。這種情況是由于使用了門電路來產(chǎn)生時鐘，一般處理這個警告的方式都會說：“如果是這樣設(shè)計(jì)的，就不管這個警告了。”不過看了下面的一段文字也就能夠理解為什么會有這樣的警告了。如果想設(shè)計(jì)出更完美的產(chǎn)品，還是要考慮這個問題的。門控時鐘指的是不用FPGA內(nèi)部的全局時鐘資源BUFG來控制觸發(fā)器的時鐘沿輸入端而是采用組合邏輯和其它時序邏輯（如分頻器）產(chǎn)生的信號作為觸發(fā)器的時鐘沿輸入端。門控時鐘容易帶來時鐘漂移、毛刺等，使得觸發(fā)器誤動作，通常，對于驅(qū)動的觸發(fā)器數(shù)量較少的門控時鐘，編譯器可以自動將分布時鐘緩沖器將其布線優(yōu)化，但是對于驅(qū)動觸發(fā)器較多的門控時鐘，將會使布線不穩(wěn)定，重者造成設(shè)計(jì)混亂。門控時中較多，也會使得整個設(shè)計(jì)的最大工作速度下降，降低產(chǎn)品的性能。對于門控時鐘問題，通常的解決辦法是將分頻器做成與系統(tǒng)時鐘寬度一個周期寬度的脈沖信號，所謂系統(tǒng)時鐘就是用全局時鐘資源BUFG驅(qū)動的高扇出、零漂移、零畸變的時鐘資源，在FPGA內(nèi)部的布線結(jié)構(gòu)是樹形結(jié)構(gòu)。將分頻器的輸出送入觸發(fā)器的ce端，當(dāng)系統(tǒng)時鐘到來時，檢測ce信號的有效性，當(dāng)ce信號有效時，將觸發(fā)器的輸出改變，和分頻器的作用完全一樣，而且這樣處理也使得布線更加優(yōu)化。

1.門電路的扇入扇出

扇入系數(shù)，是指門電路允許的輸入端數(shù)目。

一般TTL電路的扇入系數(shù)Nr為1～5，最多不超過8。若芯片輸入端數(shù)多于實(shí)際要求的數(shù)目，可將芯片多余輸入端接高電平(+5V)或接低電平(GND)。

扇出系數(shù)，是指一個門的輸出端所驅(qū)動同類型門的個數(shù)，或稱負(fù)載能力。

NO=IOLMAX/IILMAX，這是一個通俗的定義一般用在TTL電路的定義中。其中IOLMAX為最大允許灌電流，IILMAX是一個負(fù)載門灌入本級的電流。

TTL電路的扇出系數(shù)Nc為8～10。

CMOS電路的扇出系數(shù)Nc可達(dá)20～25。

當(dāng)然LVTTL和LVCMOS都可進(jìn)一步驗(yàn)算獲得。Nc表征了門電路的負(fù)載能力。1.TTL電路

TTL的驗(yàn)算是比較好弄的，TTL與TTL之間如下圖所示：

由于本身晶體管的轉(zhuǎn)換速度有限，因此對于TTL來說，扇入扇出系數(shù)無所謂低頻和高頻而言。

2.CMOS

扇出系數(shù)實(shí)質(zhì)上是根據(jù)頻率有關(guān)的。

因此，扇出系數(shù)是根據(jù)輸出波形識別的時序而定的，隨著頻率的增加，扇出系數(shù)越來越小。

這是因?yàn)槔碚撋蟻碚f