1、電子科技大學實驗報告學生姓名：學號：指導教師：王振松一、實驗室名稱：現代測試技術實驗室二、實驗項目名稱：3位十六進制七段數碼顯示管設計三、實驗原理：對4個7段LED數碼管的每個LED顯示屏都是按照一個“數字8”的模式安排了 7個發光二極管組成部分。每段LED可以單獨照明，這7個段的每個LED的陽極是連接在一起，成為一個共同的陽極電路節 點，但LED的陰極保持獨立。如需要每一位顯示不同的數字，則需利用 人眼的視覺殘留效應進行動態刷新顯示，以30次/秒的速度以此顯示4 個十六進制數。所以是s1:0的數值必須以此速度從03計數。同時 輸出an3:0的數值必須和s1:0同步，這樣就保證在正確的時間顯示

2、 正確的數字。當然同時要使用使能端控制第三位數碼管使其熄滅。四、實驗目的：進一步熟悉Xilinx公司EDA開發系統軟件平臺的操作。學會將50M的晶振經多次分頻后得到低頻脈沖信號。學會用Verilog HDL中的case語句來創建七段譯碼器。學會使用原理圖作為頂層圖實現數字電路。掌握數碼管動態掃描顯示技術。學會用BASYS2 FPGA開發板下載執行并驗證代碼。五、實驗內容：1）利用HDL代碼輸入方式在Xilinx ISE 13.4平臺上實現一個 十六進制七段數碼顯示管設計；2）使用原理圖作為頂層圖實現數字電路，使用模塊實例語句 連接前面所設計的七段譯碼器模塊；3）生成比特流文件下載到開發板上進行

3、驗證。六、實驗器材（設備、元器件）:1）計算機（安裝Xilinx ISE 13.4軟件平臺）；2）BASYS2 FPGA 開發板一套（帶 USB-MiniUSB 下載線）。七、實驗步驟：1、在Xilinx ISE 13.4平臺中，新建一個工程LED。我們選用的 BASYS2 FPGA 開發板采用的是Spartan3E XC3S100E芯片和 CP132封裝，設置好器件屬性。2、在工程管理區任意位置單擊鼠標右鍵，在彈出的快捷菜單中選擇“New Source”命令，彈出新建源代碼對話框，這里我們選擇“VerilogModule”類型，輸入Verilog文件名。ISE會自動創建一個Verilog的模

4、板，并在源代碼編輯區打開，接下來的工作就是將代碼編寫完整。Nev Source izardSelect Source TypeSelect scm-ce typ% file rL：=une and iis location.IF (CUFLE Generator ft ArchitectureSchemati cSystem Generator FrojectUser DocuiTierLtVerilog Module：Verilog Test Fixtm-eWiL ModuleVHIIL Libr：di-yVHIiL Faizkagt!VKDL Test Bench Enibedded Pr

5、ocessorW i z:eq- d)More IntoNeKt C ：=LTLi2 el0 Add to prijject完整代碼如下:module LED(input i0, input i1,input i2, input i3,output reg 7:0 o）；wire3:0 i;assign i0=i0;assign i1=i1;assign i2=i2;assign i3=i3;七段數碼管always(*)case(i)/控制表達式0:o=8b00000011;分支表達式1:o=8b10011111;2:o=8b00100101;3:o=8b00001101;4:o=8b1001

6、1001;5:o=8b01001001;6:o=8b01000001;7:o=8b00011111;8:o=8b00000001;9:o=8b00001001;hA:o=8b00010001;hB:o=8b11000001;hC:o=8b01100011;hD:o=8b10000101;hE:o=8b01100001;hF:o=8b01110001;default:o=8b00000011;endcase endmodule保存后，在ISE左側菜單的Design Utilities里點擊Creat SchematicSymbol生成電路模塊，這樣，我們自己設計的一塊譯碼器電路就完成了，如果編譯

7、有錯誤,反復修改直至成功。3-，敏感變量為控制表達式=8 bOQOOOOll;分玄表:=810011111;SLOQIOOIOI;SbOOOOllOl;=810011001;SbOlOOlOOl；SLOIOOOOOI;SbOOQlllll;SbOOOOOOOl;=Sb00001001；SbOOOlOOOl;Q=SbllOOOOOl;0=8001100011;SblOOOOlOl;SbOllOOOOl;SbOlllOOOl;default: 0=300000011;/3、接下來設計一個頂層電路，實現我們需要的功能。在項目中添加“New Source”，選擇“Schematic類型，則進入原理圖

8、設計階段。軟件在左側的Symbols欄中提供大量的芯片庫供使用。接下來再連上7段碼譯碼器就可以驅動數碼管顯示了，在symbols里面選擇當前的工作日錄就可以看到我們設計的譯碼器led7segment,加入電路，再增加若干個輸入、輸出端口，這個電路就設計好了。接下來要將電路圖與實際開發板引腳綁定，需要加入引腳定義文件， New source-Implementation Constraints File,加入后綴為 ucf 的引腳 定義文件，或在項日中雙擊 I/Opin planning)PlanAhead)-Pre-Synthesis 進入向導。最終生成的ucf弓I腳定義文件如下:其中,NET

9、 CLK LOC = B8;的 含義為將項日中的CLK線綁定在開發板的“B8”腳,具體引腳可見 開發板上的字。NET rrXlXN 4n LOC = B8;111222324151617IB192021ti24252 2S29303132333435NETrrXLXN_1711LOCPL1;NETrrXLXN13nLOCG3;NETrrXLXN20LOCG12;NETrrXLXN21nLOCF3;NETrrXLXN22nLOC=L3;NETrrXLXN2時LOC=C12;NETrrXLXN25nLOC=E2;NETrrXLXN2nLOC=K3;NETrrXLXN23nLOCM4;NETrrXL

10、XN29nLOC=N3;NETrrXLXN30nLOC=B4;NETrrXLXN32nLOCA7;NETrrXLXN50LOC=J12;v PlanAliead G已negated physical corstraintsNETrrXLXN34nLOC = M13;NETrrXLXN3SnLOC = F12;NETrrXLXN457:叫 LOC = L14;NETrrXLXN45 6:叫 LOC = H12;NETrrXLXN45(5:n LOC = N14;NETrrXLXN45-4:n LOC = Nil;NETrrXLXN4573:n LOC = P12;NETrrXLXN45T2:n

11、LOC = L13;NETrrXLXN45fl:叫 LOC = M12;NETrrXLXN45 JO: LOC = N23;NET rrXLXM 33n LOC = K14 ;-Fj_anA方己己d Generated IO ccnstraintsHET nXL=XN_45；3； R PULLUF;接下來生成電路文件，點擊Generate Programming File,經過漫長的等 待，將會出現綠色鉤，表示成功了。4、選擇 sch 項目下的 design 一欄，點擊 Configure Target Device，展 開二級菜單，雙擊 Manage Configure Processes，打開 ISE Impact，雙 擊 Boundary Scan。在右側空白處右擊，選擇Initialize Chains,選擇“是，打開對應的bit文件最后右擊器件，選擇Program將程序下載到開發板上并檢查結果。八、實驗數據及結果分析：實驗仿真結果證明了設計的正確性，該設計是合理