1、實(shí)用文檔數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。 異步邏輯是各時鐘之間沒有固定的 因果關(guān)系。ft路1S言十可分I懸同步ft路和非同步ft路1S言十。同步18路利用畤金童服街使其 子系統(tǒng)同步逋作，而非同步18路不使用畤金童服街做同步， 其子系統(tǒng)是使用特殊的始”和“完成”信虢使之同步。由於非同步ft路具有下列便黑占-瓢畤金童歪斜 的題、低18源消耗、平均效能而非最差效能、模黜性、可黜合和可褪用性-因此近年來封非同步ft路研究增加快速，謫文彝表數(shù)以倍增，而 Intel Pentium 4 慮理器IS言十，

2、也K始探用非同步ft路IS言十。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的 讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系， 譯碼輸出產(chǎn)生的毛 刺通常是可以監(jiān)控的。同步電路是由時序電路（寄存器和各種觸發(fā)器）和組合邏輯 電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。 這些時序電路共 享同一個時鐘C LK,而所有的狀態(tài)變化都是在時鐘的上升沿（或下降沿）完成的3、什么是“線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王 筆試）線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc門來 實(shí)現(xiàn)（漏極或者集電極開路），由于不用 oc門可能使灌電流過大

3、，而燒壞邏輯 門，同時在輸出端口應(yīng)加一個上拉電阻。（線或則是下拉電阻）4、什么是Setup和Holdup時間？（漢王筆試）5、setup和holdup時間，區(qū)別.（南山之橋）文案大全實(shí)用文檔6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未 知）7、解釋setup和hold time violation ,畫圖說明，并說明解決辦法。（威 盛VIA 2003.11.06 上海筆試試題）Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）

4、T時間到達(dá)芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下 一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升 沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果 hold time不夠，數(shù)據(jù)同樣不能被打入 觸發(fā)器。建立時間（Setup Time）和保持時間（Hold time ）。建立時間是指在時鐘邊 沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需 要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF等不能正確地采 樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時

5、鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消 除。（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時， 導(dǎo)致到達(dá)該門 的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生 競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。文案大全實(shí)用文檔10、你知道那些常用邏輯電平？ TTL與COM電平可以直接互連嗎？（漢王 筆試）常用邏輯電平：12V, 5V, 3.3V; TTL和

6、CMO外可以直接互連，由于 TTL是 在 0.3-3.6V 之問，而CMO制是有在12V的有在5V的。CMO輸出接到TTL是可以直接互 連。TTL接至ij CMO需要在輸出端口加一上拉電阻接到 5V或者12V。cmos的高低電平分別為:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅(qū)動ttl; 加上拉后,ttl 可驅(qū)動cmos.11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能 穩(wěn)定在某個正確的電平上。

7、在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者 可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級 聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時鐘2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播文案大全實(shí)用文檔4改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù) 位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOOR與MEELEY犬態(tài)機(jī)的特征。（南山之橋）

8、Moo re狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時鐘邊沿到來時才會有 狀態(tài)變化.Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)，而且與當(dāng)前輸入值有 關(guān)，這14、多時域設(shè)計中，如何處理信號跨時域。（南山之橋）不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中 第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響， 其中對于單個控制信號可以用 兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口 RAM握手信號等。跨時域的信號要經(jīng)過同步器同步， 防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一 個信號，要送到時鐘域2,那么在這個信號送到時鐘域 2之前，要先經(jīng)過時鐘域 2的同步器同步后，才能進(jìn)

9、入時鐘域 2。這個同步器就是兩級d觸發(fā)器，其時鐘 為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域 2 中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步 的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。 所以通常 只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地 址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個同步器在起作文案大全實(shí)用文檔用，這樣可以降低出錯概率，象異步 FIFO的設(shè)計中，比較讀寫地址的大小時， 就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解 決問題。15、給了 re

10、g的setup,hold 時間，求中間組合邏輯的delay范圍。（飛利 浦-大唐筆試）Delay T+T2max,T3holdT1min+T2min17、給出某個一般時序電路的圖，有 Tsetup,Tdelay,Tck-q, 還有clock 的delay,寫出決定最大時鐘的因素，同時給出表達(dá)式。（威盛 VIA 2003.11.06上海筆試試 題）T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。（威盛 VIA 2003.11.06上海筆試 試題）靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的

11、所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要 求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可文案大全實(shí)用文檔以對芯片設(shè)計進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè) 計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗(yàn)證中。動態(tài)時序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級 網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的 時序問題；19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing

12、。（威盛 VIA2003.11.06 上海筆試試題）關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還 問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾 種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）22、卡諾圖寫出邏輯表達(dá)使。（威盛 VIA 2003.11.06 上海筆試試題）23、化簡 F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15） 的和。（威盛）卡諾圖化簡：一般是四輸入，記住 00 01 11 10

13、順序，0 1 3 24 5 7 612 13 15 14文案大全實(shí)用文檔8 9 11 10please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain the operation region of PMOS and NMOS for each segment of the transfer curve?（威盛筆試題 circuit design-beijing-03.11.09

14、）To design a CMO盼vertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭 微電子）和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴， 同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這 樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的 時間相等27、用mos管搭出一個二輸入與非門。（揚(yáng)智電子

15、筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output risingedge.（less delay time） 。（威盛筆試題 circuit design-beijing-03.11.09 ）29、畫出NOT,NAND,NOR符號，真值表，還有transistor level 的電路。（Infineon 筆試）30、畫出 CMOS勺圖，畫出 tow-to-one muxgate。（威盛

16、VIA 2003.11.06 上 海筆試試題）31、用一個二選一 mux和一個inv實(shí)現(xiàn)異或。（飛利浦大唐筆試）文案大全實(shí)用文檔input a,b;output c;assign c=a?（-b）:（b）;32、畫出Y=A*B+。勺cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫出CMO電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C（D+E）（仕蘭微電子）以上均為畫COM也路圖，實(shí)現(xiàn)一給定的邏輯表達(dá)式。35、利用 4 選 1 實(shí)現(xiàn) F（x,y,z）=xz+yz。（未知）x,y作為4選1的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是 z或者z的反相， 0, 13

17、6、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx 用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí) 際上就是化簡）。化成最小項(xiàng)之和的形式后根據(jù)（A*B）*（C*D）=AB+CD37、給出一個簡單的由多個 NOT,NAND,NOR成的原理圖，根據(jù)輸入波形畫 出各點(diǎn)波形。（Infineon 筆試）思路：得出邏輯表達(dá)式，然后根據(jù)輸入計算輸出38、為了實(shí)現(xiàn)邏輯（A XORB） OR （C ANDD）,請選用以下邏輯中的一種， 并說明為什么？ 1） INV 2） AND 3 OR 4 NAND 5 NOR 6 XOR答案：NAND（未文案大全實(shí)用文檔39、用與非門等設(shè)計全加法器。（華為）40、給出兩個門電路讓你分

18、析異同。（華為）41、用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時，輸出B波形為（仕蘭微電子）寫邏輯表達(dá)式，然后化簡42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F （也就是如果A,B,C,D,E 中1的個數(shù)比0多，那么F輸出為1,否則F為0）,用與非門實(shí)現(xiàn)，輸入數(shù)目 沒有限制。（未知）寫邏輯表達(dá)式，然后化簡43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）easy44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結(jié)構(gòu)圖，用verilog 實(shí)現(xiàn)之。（威盛）47、畫出一種CMOS勺D鎖存器的電路圖和版圖。

19、（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡述latch 和刊p-flop的異同。（未知）50、LATC悌口 DFF的概念和區(qū)別。（未知）51、latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中 latch如何產(chǎn)生的。（南山之橋）文案大全實(shí)用文檔latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計思想，而latch則屬于異步電路設(shè)計，往往會導(dǎo)致 時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費(fèi)芯片資源。52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。（華為）53、請畫出用D觸發(fā)器實(shí)現(xiàn)

20、2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、How many flip-flop circuits are needed to divide by 16? （Intel）16分頻?456、用filp-flop 和logic-gate 設(shè)計一個1位加法器，輸入carryin 和 current-stage ,輸出 carryout 和 next-stage.（未知）57、用D觸發(fā)器做個4進(jìn)制的計數(shù)。（華為）58、實(shí)現(xiàn) N 位 Johnson Counter,N=5 。（南山之橋）59、用你熟悉的設(shè)計方式設(shè)計一個

21、可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計當(dāng)然必問 Verilog/VHDL ,如設(shè)計計數(shù)器。（未知）61、BLOCKING NONBLOCKING的區(qū)另上（南山之橋）非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中文案大全實(shí)用文檔阻塞賦值：完成該賦值語句后才能做下一句的操作,一般用在組合邏輯描述中62、寫異步D觸發(fā)器的verilog module 。(揚(yáng)智電子筆試)module df f8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;alwa

22、ys (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？(漢王筆試)module divide2( clk , clk_o, reset);input clk , reset;文案大全實(shí)用文檔output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmo

23、dule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問： a)你所知道的 可編程邏輯器件有哪些？ b)試用VHDLE VERILOG ABLE的述8位D觸發(fā)器邏 輯。(漢王筆試)PAL GAL PLD CPLD FPGAmodule dff8(clk , reset, d, q);input clk;input reset;input7:0 d;文案大全實(shí)用文檔output7:0 q;reg7:0 q;always （posedge clk or posedge reset）/異步復(fù)位, 高電平有效if（reset）q = 0;elseq = d;endmodule65、請用HDL描述四

24、位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG VHDL一段代碼，實(shí)現(xiàn)10進(jìn)制計數(shù)器。（未知）67、用VERILOG VHDL一段代碼，實(shí)現(xiàn)消除一個 glitch 。（未知）68、一個狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過這個狀態(tài)機(jī)畫的實(shí)在比較差， 很容易誤解的）。（威盛 VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設(shè)計。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受1,2, 5分錢的賣報機(jī)，每份報紙5分錢。（揚(yáng)智電子 筆試）71、設(shè)計一個自動售貨機(jī)系統(tǒng)，蟲soda水的，只能投進(jìn)三種硬幣，要正確 的找回錢數(shù)。 （1）畫出fsm （有限狀態(tài)機(jī)）；（2）用verilo

25、g編程，語法要 符合fpga設(shè)計的要求。（未知）文案大全實(shí)用文檔72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并 考慮找零：（1）畫出fsm （有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合 fpga設(shè)計的要求；（3）設(shè)計工程中可使用的工具及設(shè)計大致過程。（未知）73、畫出可以檢測10010用的狀態(tài)圖，并verilog 實(shí)現(xiàn)之。（威盛）74、用FSMR現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1,否則為0。例如 a: 0001100110110100100110b: 000000000010010000000

26、0請畫出 state machine ; 請用 RTL描述其 state machine 。 （未知）75、用verilog/vddl 檢測stream中的特定字符用（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐筆試）76、用verilog/vhdl 寫一個fifo控制器（包括空，滿，半滿信號）。（飛利 浦-大唐筆試）regN-1:0 memory0:M 1;定義 FIFO 為 N位字長容量 M八個always模塊實(shí)現(xiàn)，兩個用于讀寫FIFO,兩個用于產(chǎn)生頭地址head和 尾地址tail , 一個產(chǎn)生counter計數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空，滿， 半滿信號產(chǎn)生空，滿，半滿信號77、現(xiàn)有一用戶

27、需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能： y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩 位小數(shù)。電源電壓為35v假設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計， 試討論該產(chǎn)品的設(shè)計全程。（仕蘭微電子）文案大全實(shí)用文檔78、sram, flash memory ,及dram的區(qū)別？（新太硬件面試）sram：靜態(tài)隨機(jī)存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像 DRAMB要不停的REFREGH制造成本較高，通常用來作為快取（CACHE）記憶體 使用flash :閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失dram：動態(tài)隨機(jī)存儲器，必須不斷的重新的加

28、強(qiáng)（REFRESHED見位差量，否 則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機(jī)的內(nèi)存使用。79、給出單管DRAM勺原理圖（西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮 毛官205頁圖914b）,問你有什么辦法提高refresh time ，總共有5個問題， 記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）80、Please draw schematic of a common SRAM cell with 6transistors,point out which nodes can store data

29、 and which node is wordline control? （威盛筆試題 circuit design-beijing-03.11.09 ）81、名詞：sram,ssram,sdram名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate文案大全實(shí)用文檔壓控振蕩器的英文縮寫（VCO）。動態(tài)隨機(jī)存儲器的英文縮寫（D

30、RAM）名詞解釋，比如 PCI、ECC DDR interrupt 、pipeline 、IRQ,BIOS,USB,VHDL,VLSVCO任控振蕩器）RAM動態(tài)隨機(jī)存儲器），F(xiàn)IR IIR DFT僭散傅立葉變換）或者是中文的，比如：a.量化誤差b.直方圖c.白平衡PCI: Peripheral Component Interconnect （PCI）,DDR DoubleDataRateECC Error Checking and Correcting模擬電路1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）在電子線路中，隨便找個環(huán)路，取相同的參考方向的，環(huán)路電壓之和為零。2、平板電容公式（C= &

31、 S/4兀kd）。（未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）靈敏放大器鎖0005、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反饋 的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線 性和 非 線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用）（未知）6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒ǎ浚ㄊ颂m微電子）文案大全實(shí)用文檔頻率補(bǔ)償目的就是減小時鐘和相位差，使輸入輸出頻率同步.頻率補(bǔ)償?shù)母舅枷刖褪窃诨倦娐坊蚍答伨W(wǎng)絡(luò)中添加一些元件來改變反饋放大電路的開環(huán)頻率特性（主要是把高頻時最小極

32、點(diǎn)頻率與其相近的極點(diǎn)頻率的間距拉大 ）,破壞自激 振蕩條件，經(jīng)保證閉環(huán)穩(wěn)定工作，并滿足要求的穩(wěn)定裕度，實(shí)際工作中常采用的方 法是在基本放大器中接入由電容或 RC元件組成的補(bǔ)償電路，來消去自激振蕩.7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）8、給出一個查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未 知）11、畫差放的兩個輸入管。（凹凸）12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個晶體管級的運(yùn)放電路。（仕蘭