1、-. z.EDA實驗報告學 院部： 電氣與信息工程學院 專 業： 電子信息工程 學 生 姓 名： *玉文班 級： 電子信息工程1101 學 號：指導教師*： 譚會生 實驗二： 09999的計數器電路的設計1.實驗目的1進一步熟悉和掌握Quartus II軟件的使用。2進一步熟悉和掌握GW48-CK或其他EDA實驗開發系統的使用。3學習和掌握VHDL進程語句和元件例化語句的使用。2.實驗內容設計并調試好一個技術*圍為09999的4位十進制計數器電路T9999，并用GW48-CK或其他EDA實驗開發系統(可選用的芯片為ispLSI 1032E-PLCC84或EPM7128S-PL84或*CS05/

2、*CS10-PLCC84芯片)進展硬件驗證。實驗條件1開發軟件：Quartus II8.0。2實驗設備：GW48-CK EDA實驗開發系統。3擬用芯片：EPM7128S-PL84。實驗設計1系統原理框圖為了簡化設計并便于顯示，本計數器電路T9999的設計分為兩個層次，其中底層電路包括四個十進制計數器模塊T10，再由這四個模塊按照圖所示的原理框圖構成頂層電路T9999。T9999電路原理框圖2VHDL程序計數器T9999的底層和頂層電路均采用VHDL文本輸入，有關VHDL程序如下。 1T10的VHDL源程序： -T10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1

3、164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY T10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY T10; ARCHITECTURE ART OF T10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=1TH

4、EN CQI=0000; ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=1001THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLK,CQI) IS BEGIN IF CLKEVENT AND CLK=1THEN IF CQI1001THEN CO=0; ELSE CO=1; END IF; END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART; 2T9999的VHDL源程序： -T9999.V

5、HD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY T9999 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END ENTITY T9999; ARCHITECTURE ART OF T9999 IS PONENT T10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD

6、_LOGIC); END PONENT T10; SIGNAL S0,S1,S2,S3:STD_LOGIC; BEGIN U0:T10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0); U1:T10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1); U2:T10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2); U3:T10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3); END ARCHITECTURE ART;(3仿真波形設置本設計包括兩個層次，

7、因此先進展底層的十進制計數器T10的仿真，再進展頂層T9999的仿真。如圖是T10仿真輸入設置及可能結果估計圖。同理可進展T9999仿真輸入設置及可能結果估計。T10的時序仿真結果T9999的時序仿真結果5.實驗總結通過本次實驗，對Quartus II軟件的根本操作有了更深層次的認識，并能初步熟練和掌握他的運用。文件名與實體名要相對應，輸入源程序時要仔細，時序仿真時，要先保存仿真文件，最后才能對其進展相應地仿真操作。-. z.計數動態掃描顯示電路1.實驗目的1學習Quartus II 8.0 軟件的根本使用方法。2學習GW48-CK EDA實驗開發系統的根本使用方法。3了解VHDL程序中數據對

8、象、數據類型、順序語句和并行語句的綜合應用。2.實驗內容設計并調試一個由兩個4位二進制并行加法器級聯而成的8位二進制并行加法器。實驗內容1開發軟件：Quartus II 8.0。2實驗設備：GW48-CK EDA實驗開發系統。3擬用芯片：EPM7128S-PL84。實驗設計 (1系統原理框圖為了簡化設計并便于顯示，該計數動態掃描顯示電路分為兩個層次，底層電路包括四個十進制計數器模塊T10、動態顯示控制信號產生模塊CTRLS、數據動態顯示控制模塊DISPLAY等六個模塊，再由這六個模塊按照圖所示的原理圖構成頂層電路DTT9999。 (2VHDL程序十進制計數器模塊T10的VHDL程序見09999

9、的計數器電路，其余兩個模塊的VHDL程序如下： 1)CTRLS的VHDL源程序 -CTRLS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRLS IS PORT(CLK:IN STD_LOGIC; SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END ENTITY CTRLS; ARCHITECTURE ART OF CTRLS IS SIGNAL T:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) ISBEGINIF CLKEVENT AND CLK=1 THENIF T=111 THENT=000;ELSET=T+1;END IF; END IF; END PROCESS; SEL=11111111; END CASE; END PROCESS P1; -LEDWDATADATADATADATADATASEGSEGSEGSEGSEGSEGSEGSEGSEGSEGSEG=00000000;END C