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文檔簡介
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5、l.ZV1-14000221EP4CGXI5BF14CBL2Vmoo812a1,GX15BF1417n14301LB1nEP4CGXI5EAJ1K?価3440022EP4CGX15EWUCB1.2Vmoo二2和g15削山71.2140Z2E*J41,h_ir.亠1-.iiCompaniondevice選擇仿真軟件,這一步可以跳過,后面可以設置:*r*Finish罟EPG1WI7Designentry(fsynthesis:()()(*Device!SrTBLiaJtm!Tminganalysis:OdQOCCancel加入文件,點擊新建文件(紅線處),這里我們使用VerilogHDL:File
6、EditVievJProjectAssignments.FJ:oProfvigator占X輸入代碼并保存,模塊名要與保存的文件名稱相同,否則編譯報錯:輸入完成后點擊編譯:編譯完成后顯示報告(這里我用的是另外一個工程的報告,所以RevisionName和Top-levelEntityName顯示為fifo3_128而不是quartus):CowpilationReport-D:/FIFO3_128/fifo3_12-fifo3_128口回區ileEdkToafc邂indovtHelp筆M廣古TableofContentsFlowSummaryS-$iiAowSunwnarvF4ow咒tbngsF
7、lowNon-DeultGlobalSettingsFlbwEla|MedtimeFEqiajOSSurrmuryflowlogAnalysis&SynthesisFittaTrmtQuestTimingAnaiytfEDAhfetlistVAiterHSjmniaryJSimulationMessagesFlowStatusQuartus1VersionRevisionPtameTop-levelEntityNameFamilyDeviceTuningMcnjelsilotdllogitalehKntsTotalcombinationfunctionsDedicatedfogicregste
8、rsIritalrigiptar?Totalpins7italvirtiidlpins7atilm*rjrybitsEmbeddedMukiplier9-bitelementsTotalPLLsSuccess-FnMa251125:03201211.0Build15704/27/2011SJFullVersionffo3128Wo3J28CycloneIVEEP4CEll5F29f7EarlyFitterEstimation】65門比他Y%J124/114,480(1%)154/il%-80(1%)15454/529(10%)勺60a,鎌1磁(t%)0/532(0%)0/(0%)左下角顯示編譯
9、的項目,打鉤表示通過:胡DesignJi險Hierarchy1Files-5inii輸入代碼完成后,要編寫測試平臺(Testbench),輸入文件還是verilogHDL,只不過在保存的時候把后綴名改為vt:點擊Assignments-Settings-Simulation,toolname選ModelSim-Altera,Formatforoutputnetlist選擇VerilogHDL,Timescale選擇1ns(可以根據自己需要調整),點擊apply:點擊Processing-Start-StartTestBenchTemplateWriter:完成后,需要加入測試文件,如下圖所示:這里需要說明的是,TestbenchName和Toplevelmoduleintestbench要和之前寫的testbench模塊名相同,然后在Testbenchfiles里瀏覽文件并點擊Ad
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