1、編 號：學 號： 201140410119 課 程 設 計教 學 院計算機學院課程名稱計算機組成原理課程設計題 目校驗碼生成電路的設計專 業計算機科學與技術班 級計科一班姓 名陳建輝同組人員周海濤 石義灃 明廷柱指導教師楊 斐2013年1月11日 目 錄TOC o 1-3 h u HYPERLINK l _Toc6864 一 概述 PAGEREF _Toc6864 2 HYPERLINK l _Toc29421 1.課程設計的目的 PAGEREF _Toc29421 2 HYPERLINK l _Toc859 2.課程設計的要求 PAGEREF _Toc859 2 HYPERLINK l _T

2、oc5427 二 總體方案設計 PAGEREF _Toc5427 3 HYPERLINK l _Toc11765 1.設計原理 PAGEREF _Toc11765 3 HYPERLINK l _Toc29121 2.整體設計思路 PAGEREF _Toc29121 4 HYPERLINK l _Toc20818 3. EDA技術及QUARTUS II軟件的簡介 PAGEREF _Toc20818 4 HYPERLINK l _Toc29231 4. 主要特點 PAGEREF _Toc29231 7 HYPERLINK l _Toc20376 5. 具備的功能 PAGEREF _Toc20376

3、 7 HYPERLINK l _Toc15181 6. 分工情況 PAGEREF _Toc15181 8 HYPERLINK l _Toc24720 7. 設計環境 PAGEREF _Toc24720 8 HYPERLINK l _Toc6929 三 詳細設計 PAGEREF _Toc6929 9 HYPERLINK l _Toc608 1. 12位的寄存器設計 PAGEREF _Toc608 9 HYPERLINK l _Toc1770 2. 奇偶校驗電路的設計 PAGEREF _Toc1770 10 HYPERLINK l _Toc3353 3. CRC碼生成電路的設計 PAGEREF _

4、Toc3353 10 HYPERLINK l _Toc13724 4. 17位寄存器設計 PAGEREF _Toc13724 13 HYPERLINK l _Toc26516 5. 整體電路 PAGEREF _Toc26516 13 HYPERLINK l _Toc30998 四.程序的調試與運行結果說明 PAGEREF _Toc30998 15 HYPERLINK l _Toc24545 1. 建立工作庫文件夾和編輯設計文件 PAGEREF _Toc24545 15 HYPERLINK l _Toc1163 2. 時序仿真 PAGEREF _Toc1163 16 HYPERLINK l _T

5、oc8985 3. 設置開始時間和結束時間及時間段 PAGEREF _Toc8985 17 HYPERLINK l _Toc4864 4. 奇偶校驗碼波形圖 PAGEREF _Toc4864 17 HYPERLINK l _Toc19720 5. CRC碼校驗仿真波形圖 PAGEREF _Toc19720 18 HYPERLINK l _Toc31844 6. 整合電路校驗碼的波形圖 PAGEREF _Toc31844 18 HYPERLINK l _Toc9704 五 課程設計總結 PAGEREF _Toc9704 19 HYPERLINK l _Toc21193 參考文獻 PAGEREF

6、_Toc21193 20一 概述1.課程設計的目的1. 理解和掌握該課程中的有關基本概念，程序設計思想和方法。2培養綜合運用所學知識獨立完成課題的能力。3培養勇于探索、嚴謹推理、實事求是、有錯必改，用實踐來檢驗理論，全方位考慮問題等科學技術人員應具有的素質。4掌握從資料文獻、科學實驗中獲得知識的能力，提高學生從別人經驗中找到解決問題的新途徑的悟性，初步培養工程意識和創新能力。2.課程設計的要求 1. 能夠熟練掌握計算機中校驗碼的工作原理及其多種實現方案； 2. 掌握硬件描述語言VHDL及原理圖設計方法； 3. 熟練掌握Quartus II軟件平臺； 4. 各小組按模塊分工，每人獨立完成自己負責

7、的模塊； 5. 合作完成最終的硬件下載及調試； 6. 獨立撰寫符合要求的課程設計報告。二 總體方案設計1.設計原理 二進制信息位流沿一條線逐位在部件之間或計算機之間傳送稱為串行傳送。 奇偶校驗碼是一種通過增加冗余位使得碼字中1的個數恒為奇數或偶數的編碼方法,它是一種檢錯碼。在實際使用時又可分為垂直奇偶校驗、水平奇偶校驗和水平垂直奇偶校驗等幾種。它是由k位的信息碼加上一位偶檢驗碼（或奇校驗碼組成)。奇偶校驗碼常用于存儲器讀、寫檢查或ASCII碼傳送過程中的檢查。在實際應用中，多采用奇校驗，因為奇校驗中不存在全“0”代碼，在某些場合下更便于判別。CRC碼一般是指k位信息碼之后拼接r位校驗碼。應用C

8、RC碼的關鍵是如何從k位信息位簡便地得到r位效驗位，以及如何從k+r位信息碼判斷是否出錯。奇偶校驗碼的生成： 奇偶校驗碼的實現方法是在每個被傳送碼的左邊或右邊加上1位奇偶校驗位“0”或“1”，若采用奇校驗位，只需把每個編碼中1的個數湊成奇數；若采用偶校驗位，只要把每個編碼中1的個數湊成偶數。CRC碼生成： 多項式M(x)x3除以生成多項式G(x)所得的r位余數為效驗位（為了得到R位余數，G(x)必須是r+1位）。然后將余數拼接在信息組左移r位空出的r位上，就構成了這個有效信息的CRC碼。（因為k=4,所以k-1=3位）CRC碼效驗： 將收到的循環效驗碼用約定的生成多項式G(x)去除，如果碼字無

9、誤則余數應為0，如果某一位出錯，則余數不為0，不同位數出錯余數不同。更換不同的待測碼字可以證明：余數與出錯位的對應關系是不變的，只與碼制和生成多項式有關，對于其他碼制或選用其他生成多項式，出錯模式將發生變化。 如果循環碼有一位出錯，用G(x)作模2除將得到一個不為0的余數。可通過異或門將它糾正后在下一次移位時送回A16繼續移滿一個循環，就得到一個糾正后的碼字。2.整體設計思路1.利用QUARTUS軟件設計校驗碼生成電路，能實現奇偶校驗碼和循環冗余CRC碼的設計。2.用原理圖設計法設計奇偶校驗碼生成電路。3.用VHDL設計法設計循環冗余CRC碼生成電路。4.輸入12位二進制數據存放在A寄存器中，

10、加碼后的數據以二進制顯示在發光二級管上。5.總電路的設計如下：M2M1CRC碼生成電路奇偶校驗碼生成電路IN（110）LDXX 圖 2-1 總電路示意圖3. EDA技術及QUARTUS II軟件的簡介EDA是Electronic Design Automation(電子設計自動化)的縮寫 。由于它是一門剛剛發展起來的新技術，涉及面廣，內容豐富，理解各異，所以目前尚無一個確切的定義。但從EDA技術的幾個主要方面的內容來看，可以理解為：EDA技術是以大規模可編程邏輯器件為設計載體，以硬件描述語言為系統邏輯描述的主要表達方式，以計算機、大規模可編程邏輯器件的開發軟件及實驗開發系統為設計工具，通過有關

11、的開發軟件，自動完成用軟件的方式設計電子系統到硬件系統的一門新技術。可以實現邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化，邏輯布局布線、邏輯仿真。完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統或專用集成芯片。EDA技術是伴隨著計算機、集成電路、電子系統的設計發展起來的，至今已有30多年的歷程。大致可以分為三個發展階段。20世紀70年代的CAD(計算機輔助設計)階段：這一階段的主要特征是利用計算機輔助進行電路原理圖編輯，PCB布同布線，使得設計師從傳統高度重復繁雜的繪圖勞動中解脫出來。20世紀80年代的QtE(計算機輔助工程設計)階段：這一階段的主要特征是以邏輯摸

12、擬、定時分析、故障仿真、自動布局布線為核心，重點解決電路設計的功能檢測等問題，使設計而能在產品制作之前預知產品的功能與性能。20吐紀如年代是EDA(電子設計自動化)階段：這一階段的主要特征是以高級描述語言，系統級仿真和綜合技術為特點，采用“自頂向下”的設計理念，將設計前期的許多高層次設計由EDA工具來完成。EDA是電子技術設計自動化，也就是能夠幫助人們設計電子電路或系統的軟件工具。該工具可以在電子產品的各個設計階段發揮作用，使設計更復雜的電路和系統成為可能。在原理圖設計階段，可以使用EDA中的仿真工具論證設計的正確性；在芯片設計階段，可以使用EDA中的芯片設計工具設計制作芯片的版圖：在電路板設

13、計階段，可以使用EDA中電路板設計工具設計多層電路板。特別是支持硬件描述語言的EDA工具的出現，使復雜數字系統設計自動化成為可能，只要用硬件描述語言將數字系統的行為描述正確，就可以進行該數字系統的芯片設計與制造。有專家認為，21世紀將是四A技術的高速發展期，EDA技術將是對21世紀產生重大影響的十大技術之一。EDA技術的基本特征:EDA代表了當今電子設計技術的最新發展方向.將EDA技術與傳統電子設計方法進行比較可以看出，傳統的數字系統設計只能在電路板上進行設計，是一種搭積木式的方式，使復雜電路的設計、調試十分困難；如果某一過程存在錯誤查找和修改十分不便；對于集成電路設計而言，設計實現過程與具體

14、生產工藝直接相關，因此可移植性差；只有在設計出樣機或生產出芯片后才能進行實泅，因而開發產品的周期長。而電子EDA技術則有很大不同，采用可編程器件，通過設計芯片來實現系統功能。采用硬件描述語言作為設計輸入和庫(LibraIy)的引入，由設計者定義器件的內部邏輯和管腳，將原來由電路板設計完成的大部分工作故在芯片的設計中進行。由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，有效增強了設計的靈活性，提高了工作效率。并且可減少芯片的數量，縮小系統體積，降低能源消耗，提高了系統的性能和可靠性。能全方位地利用計算機自動設計、仿真和調試。硬件描述語言：硬件描述語言(HDL)是一種用于進行

15、電子系統硬件設計的計算機高級語言，它采用軟件的設計方法來描述電子系統的邏輯功能、電路結構和連接形式。 硬件描述語言可以在三個層次上進行電路描述，其層次由高到低分為行為級、R，幾級和門電路級。常用硬件描述語言有WDL、Velllq和AHDL語言。WDL語言是一種高級描述語言，適用于行為級和R，幾級的描述；Vedlq語言和ABEL語言屬于一種較低級的描述語言，適用于R，幾級和門電路級的描述。現在WDL和Velllq作為工業標準硬件描述語言，已得到眾多EDA公司的支持，在電子工程領域，它們已成為事實上的通用硬件描述語言，承擔幾乎全部的數字系統的設計任務。應用Vf進行電子系統設計有以下優點：(1)與其

16、他硬件描述語言相比，WDL具有更強的行為描述能力，強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。(2)VHDL具有豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能檢查設計系統的功能可行性，并可以隨時對系統進行仿真。(3)Vf語句的行為描述能力和程序結構，決定了它具有支持大規模設計的分解和對已有設計的再利用功能。(4)用Vf完成的設計，可以利用EDA工具進行邏輯綜合和優化，并可根據不同的目標芯片自動把Vf描述設計轉變成門級網表，這種設計方式極大地減少了電路設計的時間及可能發生的錯誤，從而降低了開發成本。(5)Vf0L對設計的描述具有相對獨立性，可以

17、在設計者不僵硬件結構的情況下，也不必管最終設計的目標器件是什么，而進行獨立的設計。(6)由于VI具有類屬描述語句和子程序調用等功能，所以對于已完成的設計，可以在不改變源程序的情況廠，只需改變類屬參量或函數，就能很容易地改變及計的規模和結構。EDA技術的應用:電子EDA技術發展迅猛，逐漸在教學、科研、產品設計與制造等各方面都發揮著巨大的作用。在教學方面：幾乎所有理工科(特別是電子信息)類的高校都開設了EDA課程。主要是讓學生了解EDA的基本原理和基本概念、鱗握用佃L描述系統邏輯的方法、使用扔A工具進行電子電路課程的模擬仿真實驗并在作畢業設計時從事簡單電子系統的設計，為今后工作打下基礎。具有代表性

18、的是全國每兩年舉辦一次大學生電子設計競賽活動。在科研方面：主要利用電路仿真工具(EwB或PSPICE、VLOL等)進行電路設計與仿真；利用虛擬儀器進行產品調試；將O)LI)FPGA器件的開發應用到儀器設備中。例如在CDMA無線通信系統中，所有移動手機和無線基站都工作在相同的頻譜，為區別不同的呼叫，每個手機有一個唯一的碼序列，CDMA基站必須能判別這些不同觀點的碼序列才能分辨出不同的傳呼進程；這一判別是通過匹配濾波器的輸出顯示在輸人數據流中探調到特定的碼序列；FPGA能提供良好的濾波器設計，而且能完成DSP高級數據處理功能，因而FPGA在現代通信領域方面獲得廣泛應用。在產品設計與制造方面：從高性

19、能的微處理器、數字信號處理器一直到彩電、音響和電子玩具電路等，EDA技術不單是應用于前期的計算機模擬仿真、產品調試，而且也在P哪的制作、電子設備的研制與生產、電路板的焊接、朋比的制作過程等有重要作用。可以說電子EDA技術已經成為電子工業領域不可缺少的技術支持。Quartus是Altera公司推出的新一代開發軟件，適合于大規模邏輯電路設計。Quartus軟件的前一代FPGA/CPLD集成開發環是MAX+PLUS。 Quartus支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、Verilog HDL和AHDL的文本編輯輸入法，圖形編輯輸入法，以及內存編輯輸入法。Quartus與MATLAB和DS

20、P Builder結合可以進行基于FPGA的DSP系統開發，是DSP硬件系統實現的關鍵EDA工具，與SOPC Builder結合，可實現SOPC系統開發。 4. 主要特點 奇偶檢驗電路只有找錯的功能，而沒有糾錯的功能 根據代碼中全部位數相加的“和”來進行奇校驗或偶校驗。“和”操作的特點：偶數個1，它的和總是0；奇數個1，它的和總是1。 奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數個位錯誤，而不能檢測偶數個位出錯，也無法對出錯定位，無法自動校正錯誤能力。但由于電路簡單，仍被廣泛用于誤碼率不高的信息傳輸和存儲器存儲檢錯的場合。循環冗余校驗碼的特點：可檢查出所有奇數位數；可檢查出所有雙比特的錯

21、；可檢查出所有小于、等于檢驗位長度的突發錯。5. 具備的功能 循環冗余碼CRC在發送端編碼和接收端校驗時。都可以利用事先約定的生成多項式G(X)來得到K位要發送的信息位可對應于一個(k-1)次多項式K(X)，r位冗余位則對應于一個(r-1)次多項式R(X)由r位冗余位組成的n=k+r位碼字則對應于一個(n-1)次多項式T(X)=Xr*K(X)+R(X)。 循環冗余校驗碼可檢查出所有奇數位數；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發錯。奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數個位錯誤，而不能檢測偶數個位出錯，也無法對出錯定位，無法自動校正錯誤能力。6. 分工情況

22、我們小組由四個人，每個人都分配了不同的任務。其中，我的任務就是把小組中其他幾個人做好的電路模塊整合成完整的電路圖，然后正對總的電路圖做出仿真波形，檢驗電路圖是否正確。7. 設計環境1. 硬件環境：微機； 2. EDA環境: Quartus設計軟件。三 詳細設計1. 12位的寄存器設計 我們要設計12位信息碼的校驗碼生成電路，首先我們要設計12位的寄存器來存放這12位信息碼。設計步驟: 首先創建一個文件夾，然后在Quartus軟件上新建一個工程并存放在所創建那個文件夾中，再在剛所新建的工程中新建一個VHDL文件，然后寫上生成12位寄存器的VHDL代碼，再對生成的12位寄存器進行打包，即可生成12

23、位的寄存器芯片。12位寄存器的VHDL代碼：library ieee;use ieee.std_logic_1164.all;entity jicunqi_12 is port(datain: in std_logic_vector( 11 downto 0); load : in std_logic; q11,q10,q9,q8,q7,q6,q5,q4,q3,q2,q1,q0: out std_logic; q: out std_logic_vector( 11 downto 0) ); end;architecture one of jicunqi_12 is beginprocess(d

24、atain,load)beginif load=1 then q=datain; q0=datain(0); q1=datain(1); q2=datain(2); q3=datain(3); q4=datain(4); q5=datain(5); q6=datain(6); q7=datain(7); q8=datain(8); q9=datain(9); q10=datain(10); q11=datain(11); end if;end process;end one;2. 奇偶校驗電路的設計 對于奇偶校驗電路的設計，我們可以直接根據其校驗碼的生成原理在Quartus軟件上設計出其電路圖

25、。奇偶校驗電路是由10個異或門組成。設計步驟： 首先創建一個文件夾，然后在Quartus軟件上新建一個工程并存放在所創建那個文件夾中，再在剛所新建的工程中新建一個Block Digram File，然后根據其原理畫出生成奇偶校驗碼的電路圖，再對生成的奇偶校驗碼生成電路進行打包，即可生成12位信息碼的奇偶校驗電路芯片。 奇偶校驗碼生成電路圖： 圖3-1 奇偶校驗電路 3. CRC碼生成電路的設計CRC碼生成電路所有模塊中最重要的一部分。我么事通過編寫VHDL代碼生成器電路圖的。設計步驟： 首先創建一個文件夾，然后在Quartus軟件上新建一個工程并存放在所創建那個文件夾中，再在剛所新建的工程中新

26、建一個VHDL文件，然后寫上CRC碼生成電路的VHDL代碼，再對生成的CRC碼生成電路進行打包，即可生成CRC碼生成電路的芯片。CRC碼生成電路的VHDL代碼：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY crcm IS PORT (clk, hrecv,datald : IN std_logic; sdata : IN std_logic_vector(11 DOWNTO 0); datacrco : OUT std_lo

27、gic_vector(16 DOWNTO 0); datacrci : IN std_logic_vector(16 DOWNTO 0); rdata : OUT std_logic_vector(11 DOWNTO 0); datafini : OUT std_logic; ERROR0, hsend : OUT std_logic);END crcm;ARCHITECTURE comm OF crcm IS CONSTANT multi_coef : std_logic_vector(5 DOWNTO 0) := 110101; - 多項式系數, MSB一定為1 SIGNAL cnt,rc

28、nt : std_logic_vector(4 DOWNTO 0); SIGNAL dtemp,sdatam,rdtemp : std_logic_vector(11 DOWNTO 0); SIGNAL rdatacrc: std_logic_vector(16 DOWNTO 0); SIGNAL st,rt : std_logic;BEGINPROCESS(clk) VARIABLE crcvar : std_logic_vector(5 DOWNTO 0);BEGIN IF(clkevent AND clk = 1) THEN IF(st = 0 AND datald = 1) THEN

29、dtemp = sdata; sdatam = sdata; cnt 0); hsend = 0; st = 1; ELSIF(st = 1 AND cnt 7) THEN cnt = cnt + 1; IF(dtemp(11) = 1) THEN crcvar := dtemp(11 DOWNTO 6) XOR multi_coef; dtemp = crcvar(4 DOWNTO 0) & dtemp(5 DOWNTO 0) & 0; ELSE dtemp = dtemp(10 DOWNTO 0) & 0; END IF; ELSIF(st=1 AND cnt=7) THEN datacr

30、co=sdatam & dtemp(11 DOWNTO 7); hsend = 1; cnt = cnt + 1; ELSIF(st=1 AND cnt=8) THEN hsend= 0; st=0; END IF; END IF;END PROCESS;PROCESS(hrecv,clk) VARIABLE rcrcvar : std_logic_vector(5 DOWNTO 0);BEGIN IF(clkevent AND clk = 1) THEN IF(rt = 0 AND hrecv = 1) THEN rdtemp = datacrci(16 DOWNTO 5); rdatacr

31、c = datacrci; rcnt 0); ERROR0 = 0; rt = 1; ELSIF(rt= 1 AND rcnt 7) THEN datafini = 0; rcnt = rcnt + 1; rcrcvar := rdtemp(11 DOWNTO 6) XOR multi_coef; IF(rdtemp(11) = 1) THEN rdtemp = rcrcvar(4 DOWNTO 0) & rdtemp(5 DOWNTO 0) & 0; ELSE rdtemp = rdtemp(10 DOWNTO 0) & 0; END IF; ELSIF(rt = 1 AND rcnt =

32、7) THEN datafini = 1; rdata = rdatacrc(16 DOWNTO 5); rt = 0; IF(rdatacrc(4 DOWNTO 0) /= rdtemp(11 DOWNTO 7) THEN ERROR0 = 1; END IF; END IF; END IF;END PROCESS;END comm; 4. 17位寄存器設計 對于12位信息碼所產生的17 位CRC碼，我們需要17位的寄存器進行存儲。17位寄存器的設計方法是相同的，只需要對VHDL帶代碼做適當的修改。5. 整體電路通過前面幾步的設計，我們已經把所有模塊都設計完了，現在我們就是把前面設計好電路整

33、起來，組成一個完整的電路。整合步驟： 首先創建一個文件夾，然后在Quartus軟件上新建一個工程并存放在所創建那個文件夾中，再在剛所新建的工程中新建一個Block Digram File，然后將前面已經做好的模塊添加到該文件中，再將它們連起來。即可組成一個完整的電路圖。整合電路圖：圖3-2 整合后的電路四.程序的調試與運行結果說明 總電路設計完成以后，接著一步就是檢驗檢驗電路是否正確。我們在QUARTUS II軟件上依次為每一個模塊的電路新建一個時序仿真波形圖，最后再為總電路設計一個時序仿真波形圖。具體步驟如下：分析輸出結果仿真得到輸出端口波形設置輸入端口波形添加輸入輸出端口設置仿真時間新建波形文件1. 建立工作庫文件夾和編輯設