1、姓名 學號 學院 專業 座位號 ( 密 封 線 內 不 答 題 )密封線線_ _ 誠信應考,考試作弊將帶來嚴重后果！ 華南理工大學期末考試 數字系統設計 A試卷注意事項：1. 考前請將密封線內各項信息填寫清楚； 2. 所有答案請直接答在答題紙上； 3考試形式：閉卷； 4. 本試卷共 七 大題，滿分100分，考試時間120分鐘。題 號一二三四五六七總分得 分評卷人簡答題（共25分，每題5分）簡述產生固有延時和傳輸延時的原因。在VHDL中，可以使用并行和順序語句編寫VHDL模型，解釋“并行”和“順序”在這里的含義，并分別舉例加以說明。簡述功能仿真和時序仿真的區別。從邏輯設計轉換成電路實現的物理設計

2、過程中，迭代是一類很有用的技術。其具體含義是什么？常用的迭代技術有哪幾種？它們各自的優缺點是什么？用圖示法描述一般時序系統的模型，并作簡要說明。根據下述VHDL程序段，畫出相應的邏輯示意圖（共20分，每題5分）。1、Process( gate, a, b)Begin if (gate=1) then q=a and b; end if;End process ; 2、Process(clk)Begin If (clk =1) then Q=data; End if;End process; 3、假設法fadd4是已經描述好的元件Entity fadd8 is port ( a , b : in

3、 std_logic_vector(7 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0);End fadd8 ;Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End compo

4、nent; Signal carry_out : std_logic ;BeginU1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sum(3 downto 0);U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sum(7 downto 4);End stru; 4、用1個加法器和多個二路選擇器綜合下面的程序段，畫出邏輯示意圖Process( select,a,b)beginif select=1then q=a+b; else

5、q=c+d; end if ;end process;簡述ASM圖與普通程序流程圖之間的區別，并根據ASM圖畫出時序圖。（10分） （b）Clock ASM(a) ZY(C=1) W(C=1) W(C=0) ASM(b) ZY(C=1) W(C=1) W(C=0) 下圖是交通燈電路的ASM圖，并用雙進程狀態機描述，請在空白處填入合適語句, 使程序完整正確。（10分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）；

6、 end entity;Architecture asm of traffic is type state_type is ( G , R ); signal present_state, next_state : state_type;Begin seq: begin end com: process （present_state, car, timed) begin start_timer major_green=1;minor_green=0;if (car=1) then start_timer=1; next_state=R;else next_state end case; end

7、 process ;End asm;描述一個如下圖所示的帶異步復位、置位功能的正邊沿觸發的D觸發器的VHDL行為模型。（10分）從下面二題中選一做答，并在相應的題前打上“”（10分）設計5位可變模數計數器。設計要求：令輸入信號M1和M0控制計數模，令M1M0=”00”時為模19加法計數器，M1M0=”01”時為模4計數器，M1M0=”10”時為模10計數器，M1M0=”10”時為模6計數器。下圖所示電路是某數字系統的控制器。其中Z是系統數據處理器的狀態信號；C1和C2是控制器輸出的控作信號。試畫出該控制器的ASM圖。設計題（15分）如下圖所示，某數字系統有兩條輸入線分別為CONTROL和DATA。有一條輸出應答線READY和8位輸出總線Z。從DATA數據線上輸入的是8為串行數據。串行輸入數據可以從低位到高位依次輸入，也可以從高位到低位依次輸入。輸出數據最高位到最低位必須從Z7，Z6，Z0依次并行輸出。當系統準備接受新的數據時READY信號置1，并監視輸入信號CONTROL。當CONTROL線在連續二個時鐘周期為1時，系統將READY信號恢復為