1、 畢業設計論文ADC轉換器參考電壓模塊的幅員設計學 院： 信息科學技術學院專 業： 姓 名： 指導老師： 電子科學與技術文觀上 學 號： 職 稱： 0601531013路良剛高級工程師中國珠海二一 年 五 月北京理工大學珠海學院畢業設計論文誠信承諾書本人鄭重承諾：我所呈交的畢業設計論文?ADC轉換器參考電壓模塊的幅員設計?是在指導教師的指下，獨立開展研究取得的成果，文中引用他人的觀點和材料，均在文后按順序列出其參考文獻，設計論文使用的數據真實可靠。承諾人簽名： 日期： 年 月 日摘 要幅員設計是決定良率上下的一個重要環節，按設計自動化程度來分,可將幅員設計方法分成手工設計和自動設計兩大類。按照

2、對布局布線位置的限制和布局模塊的限制來分, 那么可把設計方法分成全定制和半定制兩大類。由于制造工藝水平的提高，特征尺寸的減小，各種寄生參數對電路的影響也越來越大，在幅員設計中有越來越多的問題要考慮。本文首先是分析比擬了各種高速模數轉化器的特點之后采用Cadence公司的Virtuoso定制設計平臺，使用全定制的的方法對一個ADC參考電壓電路進行幅員設計，ADC參考電壓電路使用了cmos工藝，量程為0.5V，在幅員時調用Cadence公司提供的90nm標準cmos工藝庫,用Spectre工具對電路進行了性能分析和仿真,并在Cadence公司提供的工藝文件下完成了幅員設計，詳細的分析了幅員設計的過

3、程，介紹了DRC規那么和LVS，然后使用Assura工具進行DRC和LVS驗證，進行仿真的驗證,證明本論文的幅員設計完全符合要求。在最后還對一些DRC和LVS錯誤進行了分析。關鍵詞：參考電壓電路 幅員設計 cmos 工藝 全定制 后仿真AbstractLayout design is an important part o the rate decision according to the degree o automation design, and layout design methods can be divided into the design manual and automa

4、tic design o two categories. According to the place and route location and layout o the restrictions to limit the sub-module, the design methods can be divided into ull-custom and semi-custom two categories. Since raising the level o manuacturing technology, eature size decreases, the various parame

5、ters on the circuit parasitic eects also growing in the territory o the design o a growing number o issues to consider.This paper is a comparative analysis o the characteristics o digital converter using Cadence Virtuoso company, use the custom design platorm or a method o customized reerence voltag

6、e circuit ADC layout design,. ADC reerence voltage circuit to maintain the use o the cmos technology, Range or 0.5 V, called the Cadence companies to provide standard cmos 90 nm process or using the tools Spectre circuit perormance analysis and simulation, and Cadence technology companies to provide

7、 the documents to complete the layout, a detailed analysis o the layout design process, the DRC rules are introduced and use o Assura Tools DRC and LVS veriication,and simulation test to prove that the layout o the paper ully meet the requirements. In the end, some mistakes o LVS DRC and analyzed.Ke

8、y Words：reerence voltage circuit layout design cmos technology ull-custom post layout simulation.目 錄 TOC o 1-3 h z u HYPERLINK l _Toc261719547 摘 要 PAGERE _Toc261719547 h I HYPERLINK l _Toc261719548 Abstract PAGERE _Toc261719548 h II HYPERLINK l _Toc261719549 1緒論 PAGERE _Toc261719549 h 1 HYPERLINK l

9、_Toc261719550 1.1本課題研究的意義 PAGERE _Toc261719550 h 1 HYPERLINK l _Toc261719551 2幅員設計方案 PAGERE _Toc261719551 h 2 HYPERLINK l _Toc261719552 幅員設計工具簡介 PAGERE _Toc261719552 h 2 HYPERLINK l _Toc261719553 3模擬數字轉換器ADC簡介 PAGERE _Toc261719553 h 3 HYPERLINK l _Toc261719554 工作原理 PAGERE _Toc261719554 h 3 HYPERLINK

10、 l _Toc261719555 模數轉換器的種類 PAGERE _Toc261719555 h 4 HYPERLINK l _Toc261719556 全并行結構模數轉換器 PAGERE _Toc261719556 h 5 HYPERLINK l _Toc261719557 兩步式模數轉換器 PAGERE _Toc261719557 h 6 HYPERLINK l _Toc261719558 流水線模數轉換器 PAGERE _Toc261719558 h 8 HYPERLINK l _Toc261719559 流水線模數轉換器的體系結構 PAGERE _Toc261719559 h 9 HY

11、PERLINK l _Toc261719560 4電路分析 PAGERE _Toc261719560 h 11 HYPERLINK l _Toc261719561 參考電壓電路 PAGERE _Toc261719561 h 11 HYPERLINK l _Toc261719562 電路模擬仿真結果 PAGERE _Toc261719562 h 11 HYPERLINK l _Toc261719563 5幅員設計 PAGERE _Toc261719563 h 14 HYPERLINK l _Toc261719564 CMOS工藝概述 PAGERE _Toc261719564 h 14 HYPER

12、LINK l _Toc261719565 單元幅員設計 PAGERE _Toc261719565 h 15 HYPERLINK l _Toc261719566 90nm制造工藝綜述 PAGERE _Toc261719566 h 15 HYPERLINK l _Toc261719567 5.2.2電容的幅員設計 PAGERE _Toc261719567 h 16 HYPERLINK l _Toc261719568 MOS管的幅員設計 PAGERE _Toc261719568 h 17 HYPERLINK l _Toc261719569 電阻的幅員設計 PAGERE _Toc261719569 h

13、 19 HYPERLINK l _Toc261719570 CMOS保護環設計 PAGERE _Toc261719570 h 20 HYPERLINK l _Toc261719571 天線效應的分析 PAGERE _Toc261719571 h 21 HYPERLINK l _Toc261719572 襯底噪聲分析 PAGERE _Toc261719572 h 22 HYPERLINK l _Toc261719573 5.6 MOS管的匹配分析 PAGERE _Toc261719573 h 23 HYPERLINK l _Toc261719574 幅員的總體設計 PAGERE _Toc2617

14、19574 h 23 HYPERLINK l _Toc261719575 估算芯片面積 PAGERE _Toc261719575 h 23 HYPERLINK l _Toc261719576 電源規劃 PAGERE _Toc261719576 h 27 HYPERLINK l _Toc261719577 5.7.3 布局 PAGERE _Toc261719577 h 28 HYPERLINK l _Toc261719578 5.7.4 布線 PAGERE _Toc261719578 h 29 HYPERLINK l _Toc261719579 5.7.5 幅員優化 PAGERE _Toc261

15、719579 h 31 HYPERLINK l _Toc261719580 幅員 PAGERE _Toc261719580 h 35 HYPERLINK l _Toc261719581 6物理驗證 PAGERE _Toc261719581 h 38 HYPERLINK l _Toc261719582 設計規那么檢查 PAGERE _Toc261719582 h 38 HYPERLINK l _Toc261719583 6.1.1 DRC規那么介紹 PAGERE _Toc261719583 h 38 HYPERLINK l _Toc261719584 6.1.2 DRC操作 PAGERE _To

16、c261719584 h 41 HYPERLINK l _Toc261719585 6.2 電路規程檢查 PAGERE _Toc261719585 h 43 HYPERLINK l _Toc261719586 6.2.1 LVS介紹 PAGERE _Toc261719586 h 43 HYPERLINK l _Toc261719587 6.2.2 LVS操作 PAGERE _Toc261719587 h 44 HYPERLINK l _Toc261719588 7幅員錯誤分析 PAGERE _Toc261719588 h 46 HYPERLINK l _Toc261719589 DRC錯誤分析

17、 PAGERE _Toc261719589 h 46 HYPERLINK l _Toc261719590 錯誤 PAGERE _Toc261719590 h 46 HYPERLINK l _Toc261719591 錯誤 PAGERE _Toc261719591 h 47 HYPERLINK l _Toc261719592 錯誤 PAGERE _Toc261719592 h 48 HYPERLINK l _Toc261719593 7.2 LVS錯誤分析 PAGERE _Toc261719593 h 49 HYPERLINK l _Toc261719594 8總結及討論 PAGERE _Toc

18、261719594 h 51 HYPERLINK l _Toc261719595 參考文獻 PAGERE _Toc261719595 h 52 HYPERLINK l _Toc261719596 附 錄 PAGERE _Toc261719596 h 53 HYPERLINK l _Toc261719597 致 謝 PAGERE _Toc261719597 h 551 緒論1.1 本課題研究的意義集成電路的出現與飛速開展徹底改變了人類文明和人們日常生活的面目。集成電路是電子電路，但它又不同于一般意義上的電子電路，它把成千上百的電子元件包括晶體管，電阻，電容甚至電感集成在微小的芯片上，正是這種奇妙

19、的設計和制造方式使它為人類社會的進步創造了空前絕后的器件，而使這種奇跡變為現實的是集成電路幅員設計。幅員是集成電路設計的最后截斷的產物，幅員設計就是按照線路的要求和一定的工藝參數，設計出元件的圖形并排列互連，以設計出一套供IC制造工藝使用的光刻掩模版的圖形，稱為幅員或工藝復合圖集成電路幅員設計是實現集成電路制造所必不可少的設計環節，它不僅關系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能，本錢與功耗。近年來迅速開展的計算機，通信，嵌入式或便攜式設備中集成電路的高性能低功耗運行都離不開集成電路幅員的精心設計，一個優秀的幅員設計者對于開發超性能的集成電路是極其關鍵的。集成電路幅員設

20、計是一門技術，它需要設計者具有電路系統原理與工藝制造方面的根底知識。但它更需要設計者的創造性，空間想象力和耐心，需要設計者長期工作的經驗和知識的積累，需要設計者對日新月異的集成電路開展密切關注和探索。然而，集成電路幅員設計不僅僅是一門技術，還是一門藝術。設計出一套符合設計規那么的“正確幅員也許并不困難，但要設計出最大程度表達高性能低功耗低本錢，能實際可靠工作的芯片幅員卻不是一朝一夕能學會的事情。最初，集成電路幅員設計是在一種稱為Myler的特殊紙張上用手工繪制的，這是一項既耗時有耗力的工作。市場的需求和技術上的進步，急迫需求人們開發出一套軟硬件的解決方案來加快芯片的面市時間，尤其是是整個幅員設

21、計過程自動化。此外，最終掩膜對精確性的要求，也在不斷促使幅員設計計算化。但是在復雜的場合，有些程序的應用遇到了阻力，需要人工干預幫助解決問題。人工設計得到的器件幅員密度一般高于自動化幅員設計和布線程序所得到的密度，因而人機交互式幅員設計和布線程序得到了廣泛的應用。目前集成電路幅員設計的工具很多，以cadence，mentor和synopsis等公司的產品占據了軟件工具市場的90%以上的份額，國內有華大公司自主研發的九天軟件系統。2 幅員設計方案 幅員設計工具簡介Cadence公司的virtuoso定制設計平臺是一個全面的系統，能夠加速差異化定制芯片的精確設計。個人消費電子和無線產品已經成為當今

22、世界電子市場的主導力量.這些設備對于新功能和特性的無止境的要求促進了R，模擬和混合信號應用設備的前所未有的開展。為創造滿足該需求的新產品，IC設計師必須掌握精確的模擬數值電壓，電流，電荷，以及電阻與電容等參數值的持續比率。這就是企業采用定制設計的時候。全定制設計在讓性能最大化的同時實現面積和功耗的最小化。盡管如此，它需要進行大量的手工作業，需要一批有著極高技能的特定工程師。此外，定制模擬電路對于物理效應更為敏感，而這在新的納米工藝節點上進一步加強。為簡化設計定制IC的流程，并將其整合到終端產品中，半導體和系統公司需要精密的軟件和流程方法，以達成迅速上市和迅速量產的目標。Vrituoso定制設計

23、平臺提供了極其迅速而保證芯片精確的方式，進行定制模擬，R和混合信號IC的設計。主要優點：通過數據庫上的集成產品，解決了跨越各工藝節點的復雜設計要求，自動化約束管理有助于維持流程內以及廣泛分布于設計鏈內的設計意圖，高速全面的模擬引擎實現約束精煉全新的底層編輯器讓設計團隊可以在芯片實現之前探索多種設計結構，新的幅員布置技術和DM相結合，提供了盡可能最正確，最具差異化的定制芯片。Virtuoso幅員編輯器，在層次化的多窗口環境中使用全套用戶配置和簡單易用的純多邊形幅員編輯特性來加快設計全定制。通過可選的參數化單元pcell和強大的具有直接訪問數據庫功能的腳本語言SKILL，工具配置與其他相互操作可以

24、獲得額外加速性能。易于生成和導航復雜設計，支持無限的層次及多窗口編輯環境加速幅員輸入，使用簡單易用和便易于訪問的編輯功能。使用Pcell提高生產率與進行設計優化。OpenAccess數據庫可高效，高性能地處理大型設計。完全層次化的窗口編輯環境Virtuoso幅員編輯器提供在任一編輯會話中翻開多個單元或模塊的能力，或在同一設計不同視圖幫助確認復雜一致性。集成的全局視窗是個直觀的導航助手，能在總體設計上下文內定位放大的詳細區域。優化性能的選擇，縮，重畫和其他常用的命令提高幅員設計生產率。Virtuoso Analog Design Envrionment(Virtuoso ADE)：Virtuos

25、o模擬電路設計環境是Virtuoso全定制設計平臺上的模擬設計與仿真環境，它是業界事實上的標準環境，用于仿真和分析全定制的模擬集成設計電路設計以及射頻電路設計。3 模擬數字轉換器ADC簡介由于微電腦系統具備了快速運算，存儲數據的能力，現在的機電系統中，微電腦所制作而成的控制器controller早已取代了舊時純機械式或是電機機械式的控制機構。微電腦內部之訊號模式，皆為數字訊號，即通常所謂的邏輯0或1，邏輯0代表低電位，通常在微電腦系統中為0伏特，邏輯1代表高電位，通常在微電腦系統中為5伏特。然而在自然界中的物理現象，當予以數量化之后往往是呈現連續的模擬訊號，因此假設將外界物理量的變化量傳入微電

26、腦中進行運算，或是要由微電腦輸出命令驅動裝置時，就需要將訊號進行轉化處理，圖1即為利用微電腦控制系統的機電裝置的數據訊息處理流程。圖1ADC模擬/數字轉換過程可以用圖2表示，過程主要有兩項，首先要對欲轉換的數據進行取樣與保存Sampling and Holding,然后再將汲取到的數據加以量化Quantization，如此就完成了數據的轉換。其中的取樣的目的在于將原始模擬數據一一提取，因此取樣頻率Sampling grate越高那么訊號越不容易失真，亦即分辨率越高；量化的目的那么是在于將取樣所獲得的數據以0與1的組合予以編碼，同樣的量化的位數越高那么分辨率越高。圖2圖3那么為ADC內部電路概念

27、圖，在圖中開關S往復切換將輸入Vi訊號取樣，并且利用電容器C將取樣后的訊號加以保存，然而在下一次取樣后電容器的數據將會被更新，因此需要在下一次取樣前將數據完成量化存儲在微電腦的記憶單元中。圖3另一方面，為了要提高取樣率已經轉換的效率，在真實的電路設計上，往往利用多組的取樣保存回路，或是加上不同的比擬電路至設計中，目前ADC大致有四類的設計，分別是：回饋型eedback-type converter,雙斜率型(dual-slope converter)，并聯型parellel or lash converter,以及電容充電型charge-redisterbution converter,各類型

28、ADC在轉換效能與單位本錢方面各有優缺點，例如就轉化速度而言以并聯ADC速度最快，而以分辨率而言那么以雙斜率型ADC較高。在A/D轉換器的開展過程中，出現了許多中體系結構。不同的結構側重于不同的需求，有的側重于高精度，有的側重于低功耗，有的側重于低硬件消耗。在當今各種A/D轉換器中，按根本的轉換原理劃分，可分為奈奎斯特(Nyquist ) A/D轉換器和過采樣Oveisampling) A/D轉換器。對于分為奈奎斯特(Nyquist ) A/D轉換器，其主要特征是：每一個被采樣的模擬信號都被轉換為唯一與之相對應的數字信號，即采樣速率和轉換速率相同。而過采樣型是一類通過提高過采樣比采樣速率與轉換

29、速率的比值來到達高動態范圍的分為A/D轉換器。在目前所有的A/D轉換器中，過采樣是精度最高的，但由這類轉換器從本質上是通過犧牲速度來換取高動態范圍的，所以它的轉換速率較低一般小于10MS/s，這種轉換器廣泛用于音頻處理，圖像處理等低速，高動態范圍領域。目前，大多數的高速A/D轉換都屬于Nyquist型，其中包括快閃型，兩步型，主從型，折疊插值型，積分型和流水線型等。表2.1是簡單概括和比擬了上述各個模數轉換器結構和性能特點，同時明顯的表達了模數轉換器在速度，精度，功耗這三方面是重要的約束條件，他們之間并相互獨立，而是存在相互聯系，相互制約的辨證關系。任何一個體系結構的模數轉換器都無法使上述三個

30、約束條件同時到達最優，而只能在它們之間折中。結構速度精度功耗典型應用全并行內插式快快低低高較高通信，雷達，高速數據讀取兩步式折疊式流水線較快中等中等數據通信，視頻等逐次比擬型算法型積分型中等較高較低音頻，自動控制，儀表等過采樣型較慢高中音頻，通信等可見，在數據轉換速率較高的場合幾十MHZ以上可以采用全并行，內插型，兩步型，折疊式，流水線等模數轉換器結構。結合高速高精度的設計要求，流水線式模數轉換器在幾個約束條件之間折中，而且功耗相對較低，因此是關注的重點。全并行結構模數轉換器全并行結構的模數轉換器最早出現于1969年，這種轉換器的特點是結構十分簡單，而且速度非常快，缺點是分辨率不高，一般在10

31、比特以下，因此在目前的情況下，這種結構主要應用于高速，中等分辨率領域。根本的全并行模數轉換器通常是-1個并行比擬器，參考電壓和二進制譯碼電路組成的。基準間隔為/(即LSB)。如圖2.1所示該電路采用并行比擬方式，模擬輸入信號送入每個比擬器，并于電阻分壓網絡提供的參考電壓分別進行比擬，然后把比擬結果輸入優先編碼的譯碼器進行編碼，并最終輸出N位二進制代碼。這種結構的模數轉換器實現一次變化只需要比擬一次，所以其變換速度非常快，但是其缺點也是十清楚顯的，那就是需要的比擬器的個數將隨著轉換器的位數n的增加而指數增加的。對于一個10比特全并行結構的模數轉換器，需要1023個比擬器，這將消耗相當可觀的功耗，

32、占有的芯片面積和輸入電容也與分辨率成指數關系；其次如此多的比擬器都要靠一個采樣保持電路驅動，相當于采樣保持電路帶了一個非常大的電容，這將使其建立時間顯著增加，從而使A/D轉換器的速度變慢；第三，每一個比擬器的失調誤差和電阻之間的匹配誤差都將在A/D轉換器中引入非線形誤差，因此必須控制在1/2 LSB之內，對于一個10比特精度的A/D轉換器來說，要將誤差控制在范圍內是相當困難的，因此，比擬器的輸入失調限制了全并行模數轉換器所能到達的分辨率。為了提高它的分辨率，可以采取一些補償措施，如采用自校零技術等。但是分辨率的提高是以速度的降低為代價的。所以，在CMOS工藝中，這種結構主要用來設計高速，中低分

33、辨率的ADC。兩步式模數轉換器為了提高分辨率，并能保持較高的轉換速率，在全并行模數轉換結構的根底上，兩步式結構模數轉換器被提出，它的體系結構如圖2.2所示，這種A/D轉換器由一個采樣/保持放大器SHA,兩級位數相同的全并行模數轉換器分別用于高位和低位量化，一個D/A轉換器和一個減法器構成。全并行結構只需一步就得到完整的一組數據，而它一共需要兩步才能產生一組數據。在第一步，采樣/保持電路輸入信號，在保持階段，第一個模數轉換器對信號進行量化，產生高位的數據(MSB),然后一個D/A轉換器把這個數據變回模擬信號，并與輸入的模擬信號相減。第二步，減出的余量送入第二級模數轉換器中量化，并產生低位的數據L

34、SB。最終輸出的數據由高位數據和低位數據組成，由于低位數據的產生要經過兩次A/D變換，因此兩步式結構的轉換時間要比全并行的結構長一些，但是仍然是非常快的。然而，由于兩步快閃需要的比擬器遠遠少于同樣位數的全快閃結構，因此大大地節省了功耗和芯片面積例如，同樣是10位分辨率，全快閃需要1023個比擬器，而兩步快閃由于每一個的比擬位數都是5位，所以僅需要31+31=62個。兩步式模數轉換器的主要優點是減少了比擬器的數目，因此它消耗的功耗，占有的芯片面積和輸入電容都比全并行的模數轉換器小。不過，由于兩次子模數轉換都需要在采樣保持電路的保持周期進行，因此需要三個時鐘周期完成一次轉換，整體轉換周期長，轉換速

35、率不高：信號在通信中增益，第二級比擬器精度要求較高，不利于設計設計。兩步快閃結構經常被用于8位以上分辨率的高速應用中。為了改良兩步式結構的缺乏，圖2.3是一種改良的兩步式結構。與圖2.2的結構相比，它在余量輸出和低位子模數轉換器之間增加一個采樣/保持電路在同步時鐘控制下工作。在第一個周期，輸入采樣/保持電路SHI對模擬輸入信號采樣，并把采樣的值保持到余量計算完成，完成高位數據的量化；在第二周期，期間保持電路SH2保持余量值，同時低位A/D轉換器進行轉換的同時。顯然，由于增加了級間采樣/保持電路，在低位A/D轉換的同時，輸入采樣電路可以進行下一次采樣。這樣，高位和低位快閃被級間采樣/保持電路分成

36、了兩級，分別獨立地進行高位和低位轉換，因此使速度比改良提高了近一倍。由于對高位和低位的轉換相差一個周期，為了保證數據同步，要在高位數據后加一個移位存放器對其延遲。這樣，在模擬輸入信號和數字輸出信號之間會有2個周期的延遲，這個延遲被稱為轉換器的“latency上面的這種操作方式就是所謂的流水線操作方式，改良的兩步式模數轉換器的結構其實就是流水線模數轉換器的雛形。它克服了兩步快閃結構上的缺陷，充分地利用了硬件資源，是速度和 精度到達了幾乎完美的優化。流水線模數轉換器1987年，第一個單片集成的CMOS流水線A/D轉換器被設計成功。此后的十幾年，這種結構獲得了不斷改良，成為高速，高精度A/D轉換器的

37、主流產品。流水線行ADC主要是針對全并行ADC的上訴缺點，在改良兩步式模數轉換器的根底上面，把模數變換分成了幾個子變換局部來實現的。如圖2.4所示，流水線結構模式周期有m級流水線來構成，每一級都包含了采樣保持電路。低分辨率的子模數轉換器，子模數轉換器電路，余量和增益電路最后一局部沒有DAC。電路工作時，前一級采樣保持電路采集樣本信號一路送入與其配套的子模數轉換器變為k位二進制數字信號，另一路送入減法器與相應k位的子模數轉換電路輸出的信號相減，其結果經過放大后送入下一級采樣保持電路，接著實現與前一級相同的運算與變換過程。最后，由數字誤差校正電路對每局部子模數轉換器輸出的數字信號統一進行校正，并最

38、終輸出n位二進制代碼信號。由于每級都有內部的采樣保持電路，所以它們能夠同時進行數據的轉換，這就保證了流水線模數轉換器每個時鐘周期產生一次轉換輸出。從整個轉換過程來看，流水線工作方式可以看做是串行的，但就每一步轉換來看，是并行工作的。因而總的最大轉換速率取決于單級電路的最大速度，而且，總的轉換速率與流水線的級數沒有關系。總之，流水線模數轉換器所完成的功能就是一個不斷地求商取余數，并把余數放大相應的倍數，然后重復相同的操作。直到到達最終所需要的結果l流水線結構的最大優勢在于速度，精度，功耗等方面的很好的平衡，而且可以工作在更低的電壓條件下。兩步式轉換器雖然到達了降低硬件消耗的目的，但是它所需要的比

39、擬器數目仍然和轉換器的分辨率成指數關系。而且在第二個模數轉換器中需要更高精度的比擬器。與兩步式主要的不同之處在于：1流水線結構每一級均有采樣保持電路，所以各級可以同步處理，提高數據輸出的效率，這也正是流水線的概念。2級間放大器的增益大于1，后級的非線性效應會被前級的增益所衰減，降低后級電路的要求以進一步優化功耗和面積。3數字校正算法和亢余校正的技術，可以把電路非理想因素對線性的影響減到最小，放寬比照擬器失調的要求，可以采用動態比擬器減小功耗。基于以上的這些特點，流水線行模數轉換在保持較高轉換速率的同時，其他路規模和功耗與分辨率接近線性關系而不是隨分辨率提高大幅指數增加。流水線模數轉換器的體系結

40、構流水線結構的根本思想就是把總體上要求的轉換精度平均分配到每一級，每一級的轉換結果合并在一起可以得到最終的轉換結果。流水線結構的轉化率幾乎與級數無關。每一級可以有不同的位數，最簡單的1位，每一級只要1個比擬器，缺點是沒有校準位：對于7位以上精度的轉換器，必須要有校準功能。每一級的亢余放大器放大輸入信號與D/A轉換器的輸出信號的差值電壓是整個電路的主要頸瓶：隨著每一級位數的增加，放大器增益G要求增大，同時，帶寬也將按同比例大幅減小。因此，如何確定流水線的每級轉換位數是一個重要的問題，流水線結構的模數轉換器每一級所完成的轉換精度依賴于具體應用中要求的轉換速度和轉換精度。因為它決定了為到達所要求的精

41、度系統所需要的級數和級間增益倍數。這些又決定了表達如何在面積和轉換速度間取舍。研究單級分辨率與線性的關系，可以得出結論：從線性度的角度出發，希望大的單級分辨率，但假設A/D轉換器采用了亢余位和數字校正，且級間增益至少為2，那么其對線性度的作用不大。一般來說，一些低速高精度的模數轉換器往往每級的轉換精度較高，比方說每級4比特，而一些對速度要求較高的模數轉換器往往每級的轉換精度較低，最低的就是2比特。對于N位的轉換精度，流水線每一級內部需要一個放大倍數2的放大器來放大余數。這一放大器的帶寬決定了整個模數轉換器信號通道的帶寬。由于運算放大器的增益帶寬乘積在一定的功耗和一定的工藝下市根本恒定的，所以放

42、大器的閉環放大倍數越低，放大器的帶寬也就越大，這個模數轉換器的能到達的速度也就越高。2比特/級的流水線結構非常簡單，通道帶寬最大，而且在設計過程中可以共用或者節省很多部件，因此一度獲得廣泛的應用。從單機分辨率與速度，功耗的關系看，低采樣率下，采用大的單級分辨率功耗較小，但存在與工藝相關的拐點頻率，超過它之后，較小的單級分辨率功耗較小。在高頻AD轉換器設計中，采用最小的單級分辨率能獲得最大的轉化率及最小的芯片功耗。4 電路分析這是參考電壓模塊的原理圖圖4.1這個電路的輸入為前一模塊采樣保持電路模塊的兩個相位差為180度的輸出，通過re10引腳輸入10uA的電流，流過10個相互串聯的電阻產生一個0

43、.5V的量程。這個電路的兩個輸入信號產生一個共模信號，通過adc_cascode_opamp模塊產生一個參考電壓量程的原點。在我們完成原理圖輸入，設置好元器件的參數后我們把電路做成一個sample 模型S/H，新建一個電路，參加鼓勵信號，如圖4.2 所示：圖仿真測試電路進行參數設置如圖圖4.3使用 Spectre 工具，對電路仿真，進行瞬態分析，仿真波形如圖圖4.45 幅員設計 CMOS工藝概述CMOS 工藝技術是當代 VLSI 工藝的主流工藝技術，它是在 PMOS 與 NMOS 工藝根底上發 展起來的。其特點是將NMOS器件與 PMOS 器件同時制作在同一硅襯底上。CMOS 工藝技術一般可分

44、為三類，即 P 阱CMOS工藝，N阱CMOS工藝，雙阱CMOS 工藝P 阱 CMOS 工藝以N型單晶硅為襯底，在其上制作 P 阱。NMOS 管做在 P 阱內，PMOS 管做在N型襯底上。P 阱工藝包括用離子注入或擴散的方法在 N 型襯底中摻進濃度足以中和 N 型襯底并使其呈 P 型特性的 P 型雜質，以保證 P 溝道器件的正常特性。阱雜質濃度的典 型值要比 N 型襯底中的高 510 倍才能保證器件性能。然而 P 阱的過度摻雜會對 N 溝道晶體管產生有害的影響，如提高了背柵偏置的靈敏度，增加了源極和漏極對 P 阱的電容等。 電連接時，P 阱接最負電位，N 襯底接最正電位，通過反向偏置的 PN 結

45、實現 PMOS 器件和 NMOS 器件之間的相互隔離。P 阱 CMOS 芯片剖面示意圖 5.1。N 阱 CMOS 正好和 P 阱 CMOS 工藝相反，它是在 P 型襯底上形成 N 阱。因為 N 溝道器件 是在 P 型襯底上制成的，這種方法與標準的 N 溝道 MOS(NMOS)的工藝是兼容的。在這種情 況下，N 阱中和了 P 型襯底，P 溝道晶體管會受到過渡摻雜的影響。早期的 CMOS 工藝的N 阱工藝和 P 阱工藝兩者并存開展。但由于 N 阱 CMOS 中 NMOS 管直接在 P 型硅襯底上制作，有利于發揮 NMOS 器件高速的特點，因此成為常用工藝 。N 阱 CMOS 芯片剖面示意圖 5.2

46、。圖隨著工藝的不斷進步，集成電路的線條尺寸不斷縮小，傳統的單阱工藝有時已不滿足 要求，雙阱工藝應運而生。通常雙阱 CMOS 工藝采用的原始材料是在 N+或 P+襯底上外延一 層輕摻雜的外延層，然后用離子注入的方法同時制作 N 阱和 P 阱。使用雙阱工藝不但可以 提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現象。MOS 工藝的自對準結構，自對準是一種在圓晶片上用單個掩模形成不同區域的多層結 構的技術，它消除了用多片掩模所引起的對準誤差。在電路尺寸縮小時，這種有力的方法 用得越來越多。有許多應用這種技術的例子，例子之一是在多晶硅柵 MOS 工藝中，利用多 晶硅柵極對柵氧化層的掩蔽作用，

47、可以實現自對準的源極和漏極的離子注入，如圖 5.3。圖 5.3 自對準示意圖上圖中可見形成了圖形的多晶硅條用作離子注入工序中的掩模，用自己的“身體擋 住離子向柵極下結構氧化層和半導體的注入，同時使離子對半導體的注入正好發生在 它的兩側，從而實現了自對準。而且原來呈半絕緣的多晶硅本身在大量注入后變成低電阻 率的導電體。可見多晶硅的應用實現“一箭三雕之成效。 單元幅員設計.1 90nm制造工藝綜述在這次的幅員設計中我使用的是90nm工藝的標準元件進行幅員設計的。半導體是制造芯片的重要元件，更先進的半導體制造工藝，可以生產出體積更小、速度更快的芯片。因此半導體技術的開展，特別是半導體制造工藝的開展，

48、對芯片的性能起相當重要的作用。從1995年以來，芯片制造工藝的開展十分迅速，先后從0.5微米、0.35微米、0.25微米、0.18微米一直開展到目前的0.13微米，而新一代的0.09微米工藝也已初顯端倪。而新工藝的進步也促使了術語的改變，過去我們常用0.18、0.13mmmicron metric，微米，以后就要把單位改成nmnanometer metric，納米、毫微米、十億分之一米，防止術語不同造成的混淆，以迎接90nm制造工藝的時代。我們常掛在嘴邊的微米制造工藝實際上指的是一種工藝尺寸，指的是在一塊硅晶圓片上集成的數以萬計的晶體管之間的連線寬度。按技術述語來說，指芯片上最根本功能單元門電

49、路和門電路間連線的寬度。采用90nm的制造工藝，就是指門電路間的連線寬度為90nm。我們知道，1微米相當于1/60頭發絲大小，經過計算我們可以算出，0.09微米90nm相當于1/670頭發絲大小。別小看這1/670頭發絲大小，這微小的連線寬度決定了芯片的實際性能。為此，芯片生產廠商不計余力地減小晶體管間的連線寬度，來提高在單位面積上集成的晶體管數量。采用90nm的制造工藝，與130nm工藝相比，絕對不簡單的僅是連線寬度減少了4onm微米，而是芯片制造工藝上的一個質的飛躍。90nm制造工藝的其它技術特性：1.2nm氧化物柵極厚度，僅有5個原子層厚。越薄的氧化物柵極越好，超薄的氧化物柵極可以提高晶

50、體管的運行速度。晶體管長度僅為50nm，未來兩年還可以進一步縮小。目前的130nm工藝處理器的初始長度是70nm，現有大局部已經降到60nm。低K值絕緣常量的摻碳氧化物CDO)絕緣材料，減少線路與線路之間的電容，以提高芯片內的信號速度并降低芯片功耗。這一絕緣材料通過簡單的雙層堆疊設計實現，非常容易制造。邁入90納米的技術，半導體前段工藝中的晶體管漏電(leakage)問題、SOI技術、光刻技術及后段工藝中的低介電質材料問題，都使廠商面臨挑戰。因為線寬越來越細，晶體管漏電問題將更加嚴重，晶圓廠必須尋找新工具或方法，以防止電流跨閘外漏。臺積電在90納米工藝的解決方法是將氮注入晶體管的閘極。5.2.

51、2電容的幅員設計一個 MOS 晶體管能作為電容使用，但輕摻雜背柵增加了它的寄生電阻。可以獲得較 好的結果是使用在重摻雜擴散區形成的氧化層電介質層薄膜。在標準雙極工藝中制備的 MOS 電容有時使用發射擴散區作為下極板。除非工藝形成一個額外的薄層發射區氧化層，否那么要求需要增加的一個掩模板來產生適當的電介質氧化層。MOS 晶體管不適于用作電容，但在 CMOS 工藝中它們是唯一的選擇。應該偏置用作電容的 MOS 晶體管，以防止電容在閾值電壓附近泄漏，如圖 5.4。圖 5.4 電容工區這樣就可以把器件放在兩種正偏工作模式中：積累態或強反型。積累態要求對 NMOS 柵正偏，或對 PMOS 柵反偏。偏壓至

52、少 1V 會保證晶體管工作在電容曲線的相對線性局部， 這限制了電壓變化大約10%。源和漏電極沒有作用，只要器件工作在積累態就可去除。 作為電容的一個 MOS 晶體管有實際的串連電阻，大多數同下電極板相配合。能通過使用適 當長度的短溝道來最小化電阻，理想的是 25m 或更少。如果省略源和漏擴散區，那么背 柵接觸能在柵周圍使用。如圖 5.5 所示： 圖 5.5 電容幅員當柵正偏并且閾值電壓的總值加 1V 時，一個 NMOS 晶體管進入反型層。當柵負偏時一 個 PMOS 晶體管工作在強反型，偏置電壓應超過閾值電壓至少 1V。一個 MOS 電容工作在反 型，要求源/漏電極接觸溝道。這些電極通常連接到背

53、柵端子中。反型工作的電容幅員同 典型的 MOS 晶體管相同。 MOS管的幅員設計圖 5.6 中分別是一個 PMOS 和一個 NMOS。有源區是定義 MOS 管可以形成的地方的擴散區間, 也就是說只有被有源區覆蓋的局部才是 MOS 管的有效局部。為了與阱(well) 或者襯底( substrate) 接觸連接,需要一個叫做 P-imp 層來決定形成 P型或者 N-imp 層來決定形成 N型。而多晶硅在本圖中的作用那么是用來形成 MOS 管的柵電極。藍色的 2 條金屬連線分別作為 MOS 管的漏極電極和源極電極。在本設計中我們采用的是 n 阱 CMOS 工藝, 那么襯底是 p 型低摻雜。n 溝道

54、MOS 管直接在襯底上制造, 在圖 56 右圖中, NMOS 需要選 用 N+,最外面紅色局部是氧化層，增加管子的驅動電壓，有了它才可以到達。因為一般 nMOS 晶體管襯底接 VSS 低電源端, 所以為了讓 p 型襯底與VSS接口接觸要采用 P+。 而 p 溝道 MOS 管那么需要做在 n 阱上,然后采用 P+。因為一般 PMOS 晶體管襯底接 Vdd 高電 源, 為了讓作為 PMOS 襯低的 n 阱與 V dd 接口接觸, 采用 N+。用綠色表示的多晶硅被紅色氧化區覆蓋的局部才作為 MOS 管的有效柵電極, 該柵與有源區形成的矩形寬邊方向就是 MOS 管子的有效溝道長度(L) ,而矩形長邊方

55、向那么是溝道寬度(W )，所以矩形的長寬比就是管子的W/L。 圖 5.6 PMOS 管和 NMOS 管MOS 管的簡化幅員設計希望盡量得到正方形圖案才是最緊湊的。如果 MOS 的溝道寬長 比比擬大,那么幅員上的 MOS 管是非常的瘦長的,根據圖 5.7 的 MOS 管等效拆分原理, 這 時我們可以適當的將一個溝道寬長比為W/L 拆成 n 個寬長比為1/n*W/L 的管子來 表示，在幅員那么參看圖 5.8,進一步在幅員上簡化那么可以將拆分后的管子的源極或者漏極 重疊在一起,參見圖 5.9：圖 5.7 MOS 管的拆分原理 圖 5.8 幅員拆分 圖 5.9 幅員合 電阻的幅員設計為了對元件有一個全

56、面的理解，我們下面分步介紹多晶硅電阻的制造工藝。在這里采用硅片作為襯底材料。在襯底上沉積一層多晶硅，這就是得到的電阻層，為了使電流流入多晶硅，必須設置連接點，因此，需要在多晶硅層上覆蓋一層氧化層，它的良好絕緣性能將對以后的材料層形成隔離，防止在不需要接觸的地方與下面的多晶硅短接。接下來是在氧化層上刻蝕出接觸孔，這些孔準確地位于需要與多晶硅接觸的地方，因此稱它們為接觸孔。在刻蝕了孔的位置沉積一些金屬材料，金屬填入了接觸孔并于多晶硅接觸，這兩個接觸點一個位于較高的電位，一個位于較低的電位，在電壓的作用下，在多晶硅條上形成了電流。然而在實際的情況是，當通過金屬接觸點去測量一個較小尺寸的電阻時，測量值

57、高于預計值，那是應為在實際情況下，隨著正方形尺寸變小，我們發現電阻值并不穩定，背離了我們以前的認識。在制作中有很多的誤差，如接觸區誤差，當接觸孔被刻蝕的時候，實際的加工尺寸會存在一些不確定的誤差，如果過刻蝕，即使輕微的，也會導致孔變大，因此，你得到的實際接觸孔尺寸和寬度發生了變化。當設計電器的時候，需要對這些有足夠的認識，要考慮這些設計的誤差。制造商會提供工藝變化量，他們將為你測量這些誤差，這種設計和實際尺寸之間的不同我們稱為寬度的德爾塔也稱為公差，誤差，變化量，尺寸變化，溢出或變化。此外還有體區誤差，在類似接觸的情況，多晶硅也存在過刻蝕或欠刻蝕通常情況下，多晶硅加工將使其變小。因此，在計算體

58、電阻時我們必須考慮和。每個將有一個特定的數值，某種材料和工藝可能有一個誤差范圍，而另一種材料或工藝卻可能有完全不同的誤差，人們通過大量地硅片測試來確定每個工程的誤差。還有就是頭區誤差，如果體區主要是寬度變化引起誤差，那么，電阻的頭區也是一樣，如果體區變長，那么頭區將變短，同樣的如果接觸區過刻蝕，那么頭區的長度也將變短。5.3 CMOS保護環設計COMS設計比標準雙型設計更容易引起閂瑣。這個弱點局部來源于現代 CMOS 越來越小的尺寸，局部來源于隔離系統的差異。CMOS 工藝通常用輕摻雜的外延層來代替雙極型工藝中的垂直 P+隔離。輕摻雜會提高由跨過隔離層形成的橫向雙極型晶體管的增益，使少數載流子

59、注入更容易觸發硅可控整流器。P 型外延層的輕摻雜使它更難抽取襯底電流。這種工藝多數依賴 P襯底來減少通過襯底閂所的弱點，但是需要對采用保護環來防止橫向傳導更加小心。1.防止閂鎖效應：最常見的 Latchup 誘因是電源、地的瞬態脈沖，這種瞬態脈沖可能的產生原因是瞬時電源中斷等，它可能會使引腳電位高于 vdd 或低于 vss，容易發生 latchup。因此對于電路中有連接到電源或地的 MOS 管，周圍需要加保護環。2.容易發生 latchup 的地方：任何不與 power supply、substrate 相連的引腳都可能。所以精度要求高時，要查看是否有引腳引線既不連 power supply，

60、也不連 substrate，但凡和這樣的引線相連的源區、漏區都要接保護環。3.保護環要起到有效的作用就應該使保護環寬度較寬、電阻較低，而且用深擴散材料。4. N 管的周圍應該加吸收少子電子的 N 型保護環ntap，ntap 環接 vdd；P 管的周 圍應該加吸收少子空穴的 P 型保護環ptap，ptap 環接 gnd。雙環對少子的吸收效果比 單環好。如圖 5.11，使用了雙環，最外圍是 P 型保護環接地，內環 N 型保護環做在 N 阱里，接 vdd 。圖 5.11 電容的保護環幅員5.4 天線效應的分析干法刻蝕使用強電場產生等離子。在刻蝕柵多晶硅和氧化側壁間隔過程中，靜電荷可 能在柵多晶上積累