1、 PAGE32 / NUMPAGES32課 程 設 計題 目多功能波形發生器的設計學 院信息工程學院專 業班 級姓 名指導教師年月日TOC o 1-3 h z uHYPERLINK l _Toc408757431摘要 PAGEREF _Toc408757431 h 3HYPERLINK l _Toc408757432Abstract PAGEREF _Toc408757432 h 4HYPERLINK l _Toc408757433多功能波形發生器的設計 PAGEREF _Toc408757433 h 4HYPERLINK l _Toc4087574341.課題簡介 PAGEREF _Toc4

2、08757434 h 6HYPERLINK l _Toc4087574351.1 課設目的 PAGEREF _Toc408757435 h 6HYPERLINK l _Toc4087574361.2課設要求 PAGEREF _Toc408757436 h 6HYPERLINK l _Toc4087574372設計方案 PAGEREF _Toc408757437 h 8HYPERLINK l _Toc4087574382.1方案選擇 PAGEREF _Toc408757438 h 8HYPERLINK l _Toc4087574392.2 設計原理 PAGEREF _Toc408757439 h

3、 8HYPERLINK l _Toc4087574402.3設計流程 PAGEREF _Toc408757440 h 9HYPERLINK l _Toc4087574413仿真結果 PAGEREF _Toc408757441 h 15HYPERLINK l _Toc4087574423.1編譯警告 PAGEREF _Toc408757442 h 15HYPERLINK l _Toc4087574433.2編譯結果 PAGEREF _Toc408757443 h 16HYPERLINK l _Toc4087574443.3建立仿真文件 PAGEREF _Toc408757444 h 16HYPE

4、RLINK l _Toc4087574453.4仿真結果 PAGEREF _Toc408757445 h 18HYPERLINK l _Toc4087574463.5 RTL視圖 PAGEREF _Toc408757446 h 19HYPERLINK l _Toc4087574474程序分析 PAGEREF _Toc408757447 h 21HYPERLINK l _Toc4087574484.1VHDL語言分析 PAGEREF _Toc408757448 h 21HYPERLINK l _Toc4087574494.2主要函數語句分析 PAGEREF _Toc408757449 h 21H

5、YPERLINK l _Toc4087574505小結 PAGEREF _Toc408757450 h 23HYPERLINK l _Toc4087574516參考文獻 PAGEREF _Toc408757451 h 24HYPERLINK l _Toc4087574527附錄源程序代碼 PAGEREF _Toc408757452 h 25摘要 多功能信號發生器已成為現代測試領域應用最為廣泛的通用儀器之一，代表了信號源的發展方向。直接數字頻率合成(DDS)是二十世紀七十年代初提出的一種全數字的頻率合成技術，其查表合成波形的方法可以滿足產生任意波形的要求。由于現場可編程門陣列(FPGA)具有高集

6、成度、高速度、可實現大容量存儲器功能的特性，能有效地實現DDS技術，極大的提高函數發生器的性能，降低生產成本。 本文首先介紹了函數信號發生器的研究背景和DDS的理論。然后詳盡地敘述了利用VHDL語言描述DDS模塊的設計過程，以與設計過程中應注意的問題。文中詳細地介紹了多種信號的發生理論、實現方法、實現過程、部分VHDL代碼以與利用Quartus仿真的結果。 文中還介紹了Altera公司的DE2多媒體開發平臺的部分功能與使用，并最終利用DE2平臺完成了多功能信號發生器的大部分功能。包括由LCD顯示和按鍵輸入構成的人機界面和多種信號的發生。數字模擬轉換器是BURR-BROWN公司生產的DAC902

7、。該信號發生器能輸出8種不同的信號，并且能對輸出信號的頻率、相位以與調制信號的頻率進行修改設定。關鍵詞：VHDL D/A接口 Abstract Multi function signal generator has become the most widely used in modern testing field of general instrument, and has represented one of the development direction of the source. Direct digital frequency synthesis (DDS) is a tot

8、aly digital frequency synthesis technology, which been put forward in the early 1970s. Using a look-up table method to synthetic waveform, it can satisfy any requirement of waveform produce. Due to the field programmable gates array (FPGA) with high integrity, high speed, and large storage propertie

9、s, it can realize the DDS technology effectively, increase signal generators performance and reduce production costs. Firstly, this article introduced the function signal generator of the research background and DDS theory. Then, it described how to design a DDS module by VHDL, and introduced variou

10、s signal occurs theory, method and the implementation process, VHDL code and simulation results. This paper also introduces the function of DE2 multimedia development platform, and completed most of the functions of multi-function signal generator on DE2 platform finally. Including the occurrence of

11、 multiple signal and the man-machine interface which composed by LCD display and key input. Digital-to-analog converters is DAC902, which produced by company BURR-BROWN. This signal generator can output eight different kinds of signals, and the frequency of the output signal, phase and modulation fr

12、equency signal also can be modifyed. Keywords: VHDL D/AInterface多功能波形發生器的設計信號發生器又稱信號源或振蕩器，在生產實踐和科技領域中有著廣泛的應用。它能夠產生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波等，在電路實驗和設備檢測中具有十分廣泛的用途。例如在通信、廣播、電視系統中，都需要射頻（高頻）發射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運載出去，就需要能夠產生高頻的振蕩器。在工業、農業、生物醫學等領域，如高頻感應加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號發生

13、器。 傳統的信號發生器主要有兩類：正弦波和脈沖波信號發生器，而函數發生器介于兩類之間。它能夠提供正弦波、鋸齒波、方波、三角波等幾種常用標準波形，產生其它波形時，需要采用較復雜的電路和機電結合的方法。這個時期的波形發生器多采用模擬電子技術，但是模擬器件構成的電路存在著尺寸大、價格貴、功耗大等缺點。而且要產生的信號波形越復雜，則電路結構也會越復雜。同時還有兩個突出問題，一是通過電位器的調節來實現輸出頻率的調節，因此很難將頻率調到某一固定值；二是脈沖的占空比不可調節。 現代科學技術的飛速發展對信號源提出了越來越高的要求。這些要求主要表現在高分辨率、高輸出頻率、任意波形等方面。此時傳統的信號發生器已經

14、無法滿足要求。 直接數字頻率合成（Direct Digital Synthesizer簡稱DDS）技術是一種新的全數字的頻率合成原理，它從相位的角度出發直接合成所需波形。這種技術由美國學者JTiercy，MRader和BGold于1971年首次提出，但限于當時的技術和工藝水平，DDS技術僅僅在理論上進行了一些探討，而沒有應用到實際中去。但是隨著電子技術的飛速發展，微處理器性能大幅提高，高速的D/A以與隨機存儲器大量涌現，DDS技術已經變得很容易實現。它已廣泛應用于通訊、雷達、遙控測試、電子對抗以與現代化的儀器儀表工業等許多領域。將其與簡單電路相結合就可以精確模擬仿真各種信號。 不論是在生產、實

15、驗還是在科研與教學上，多功能信號發生器都是用于仿真實驗的最佳工具。隨著我國經濟和科技的發展，對相應的測試儀器和測試手段也提出了更高的要求，多功能信號生器己成為測試儀器中至關重要的一類，因此開發多功能信號發生器具有重大意義。1.課題簡介1.1 課設目的（1）懂得多功能波形發生器的結構組成（2）懂得利用FPGA芯片實現多種波形的產生方法（3）懂得一種復雜FPGA電路的設計 1.2課設要求 設計一個多功能波形發生器。該波形發生器能產生正弦波、方波、三角波和由用戶編輯的特定形狀波形。具體要求如下： 具有產生正弦波、方波、三角波、鋸齒波4種周期性波形的功能。 用鍵盤輸入編輯生成上述4種波形（同周期）的線

16、性組合波形。 （3）具有波形存儲功能。 （4）輸出波形的頻率圍為100Hz200kHz；重復頻率可調，頻率步進間隔100Hz。 （5）輸出波形幅度圍05V（峰-峰值），可按步進0.1V（峰-峰值）調整。 （6）具有顯示輸出波形的類型、重復頻率（周期）和幅度的功能。 （7）用鍵盤或其他輸入裝置產生任意波形。多功能波形發生器系統由以下四部分組成：輸入部分、FPGA部分、DAC、顯示部分組成。 圖1 多功能波形發生器系統框圖1.3課設工具本次設計是基于Altera公司的QuartusII軟件。Quartus II 是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以

17、與AHDL（Altera Hardware Description Language）等多種設計輸入形式，嵌自有的綜合器以與仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設計的復雜性，加快設計速度。QuartusII平臺支持一個工作組環境下的設計要求，其中包括支持基于Internet的協作設計。此外，QuartusII通過和DSP Builder工具與Matlab/SIMULINK相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統開發，集系統級設計、

18、嵌入式軟件設計、可編程邏輯設計于一體，是一種綜性的開發平臺。2設計方案2.1方案選擇1、模擬鎖相環實現模擬鎖相環技術是一項比較成熟的技術。應用模擬鎖相環，可將基準頻率倍頻，或分頻得到所需的頻率，且調節精度可以做到相當高、穩定性也比較好。但模擬鎖相環模擬電路復雜，不易調節，成本較高，且由于受模擬器件的影響，波形變換調節時間較長，輸出波形的毛刺較多，因此模擬鎖相環實現在低頻（0500KHz）信號發生系統中不是很好的方案。2、直接數字頻率合成實現直接數字頻率合成（DDFS）技術是經典的數字頻率合成技術。由于數字量的可操作性遠遠高于模擬量，采用DDFS的優點在于頻率精度高、波形調節方便、且輸出波形毛刺

19、少等。基于單片機的數字波形發生系統受單片機指令頻率的限制，輸出波形頻率較低，而基于FPGA的波形發生系統就不存在這樣的問題，其輸出頻帶較單片機實現有很大的展寬。本系統設計選定以FPGA作為系統控制核心的直接數字頻率合成實現方案。2.2 設計原理采用DDS技術可以很方便地產生各種高質量的波形。DDS技術是從相位概念出發之結合成所需要波形的一種頻率合成技術。以正弦波為例，首先要按照一定的采樣點數將正弦波形一個周期的數據信息存于ROM表中，表中包含著一個周期正弦波的數字幅度信息，每個地址對應正弦波中0到360度圍的一個相位點的幅度值，查找表時即是把輸入的地址相位信息映射成正弦波幅度的數字量信號，通過

20、設置的輸出端口輸出。在實物設計中，可以使用D/A接口來實現波形信號的輸出。為簡化設計過程，本設計并未采用DDS技術，而是采用描點輸出的方式，實現波形發生器的設計。程序中設置一個波形的起始點，經過比較、計算得出波形的其他數值，將這些點依次連續輸出，從而實現波形的仿真。以遞增鋸齒波為例，首先定義初始點為 tmp=“00000000”；在時鐘上升沿到來時，執行tmp lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7

21、downto 1) lcd(7 downto 1) lcd(7 downto 1) lcd(7 downto 1)=0000001; end case;end process;綜合時，信號y被添加到敏感信號表中。第二個警告，認為引腳p180直接到正電源了。port(clk : in std_logic; -時鐘信號輸入 set, clr, up, down, zu, zd : in std_logic; -各個波形特征的調節觸發信號 posting : in std_logic; -任意波鍵盤置入信號 u0,d0,sw : in std_logic;-方波A、B的切換sw，和方波B的幅度調節按

22、鍵 ss : in std_logic_vector( 3 downto 0 ); -檔位選擇信號 sss : in std_logic_vector( 4 downto 0 ); -波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0); -BCD碼輸入p180 : out std_logic; -預留接口 lcd : out std_logic_vector(7 downto 0); -顯示輸出 shift : out std_logic_vector(3 downto 0); -位碼輸出 dd, a : out

23、 std_logic_vector( 7 downto 0); -波形、幅度數據輸出但實際上引腳p180是預留接口未用。3.2編譯結果 圖9 編譯結果3.3建立仿真文件 在編譯通過后，要建立后綴為vwf的仿真波形文件。執行菜單命令，選擇new，再選擇需要的Vector Waveform File，單擊ok。在波形文件編輯方式下，右鍵選擇insert添加信號節點，設置相應的參數。如下圖所示。 圖10 仿真波形文件建立 圖11 仿真波形參數設置3.4仿真結果仿真結果如下圖所示 圖12仿真波形3.5 RTL視圖生成的RTL視圖如下 圖13 RTL視圖4程序分析4.1VHDL語言分析一個VHDL語言的

24、設計程序描述的是一個電路單元，這個電路單元可以是一個門電路，或者是一個計數器，也可以是一個CPU，一般情況下，一個完整的VHDL語言程序至少包括實體、結構體和程序包三個部分。實體給出電路單元的外部輸入輸出接口信號和引用信息，結構體給出了電路單元的部結構和信號的行為特點，程序包定義在設計結構體和實體中將用到的常數、數據類型、子程序和設計好的電路單元等。第一部分是程序包，程序包是用VHDL語言編寫的共享文件，定義在設計結構體和實體中將要用到的常數、數據類型、子程序和設計好的電路單元等，放在文件目錄名稱為IEEE的程序包庫中。library ieee;use ieee.std_logic_1164.

25、all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;第二部分是程序的實體，定義電路單元的輸入/輸出引腳名稱。程序的實體名稱可以任意取，但必須與VHDL程序的文件名稱一樣。實體的標示符是ENTITY，實體以ENTITY開頭，以END結束。ENTITY fulladder ISPORT(a,b,Ci:in std_logic;Co,s: out std_logic_vector(7 downto 0);END fulladder;其中，定義了a,b, Ci為輸入信號引腳，定義Co,s為輸出信號引腳。第三部分是程序的結構體

26、，具體描述電路的部結構和邏輯功能。結構體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數據流（DATAFLOW）描述方式和結構描述方式。其中數據流描述方式又被稱為寄存器（RTL）描述方式。結構體以表示ARCHITECHTURE開頭，以END結尾。結構體的名稱可以任取。architecture behav of fulladder isBEGINs=a xor b xor Ci;Co 順序語句When 選擇值 = 順序語句.END CASE 當執行到CASE語句時，首先計算表達式的值，然后根據條件句中與之一樣的選擇值。執行對應的順序語句，最后結束 CASE語句。表達式可以是一個整數類型

27、或枚舉類型的值，也可以是由這些數據類型的值構成的數組。5小結通過這次FPGA課程設計，我對FPGA的基本原理有了進一步的認識。FPGA的基礎就是數字 HYPERLINK :/baike.baidu /view/134362.htm t _blank 電路和VHDL語言，其開發需要從頂層設計、模塊分層、邏輯實現、軟硬件調試等多方面著手。開發環境常用的有Altera公司的Quartus II和Xilinx公司的ISE，本次課程設計選用的是Quartus II。此次課程設計暴露了我平時學習中的許多不足。在設計的過程中我遇到了一些問題，比如對Quartus軟件的使用還不太熟悉，在編譯的時候出現的錯誤不

28、知道怎么解決，請教了很多同學才弄明白。還有進行仿真之前需要自己建立仿真波形文件，才能進行仿真等等，但在和老師、同學的交流下，最后我都解決了問題。另一方面我也感受到動手實踐的重要性。動手實踐是理論知識得以靈活運用的必要前提，也是今后走上工作崗位之后能夠很好的完成設計工作的技術保證。FPGA是實用性很強的課程，只有多學多用，邊學邊用，才能促進提高自己的能力。雖然課設完成了，但是我意識到，我對FPGA技術僅僅只是停留在入門的階段，想要有更大的發展，更深入的研究，還需要更多的努力與實踐。6參考文獻1松 黃繼業. EDA技術與VHDL（第二版）.：清華大學，2005.72康華光.電子技術基礎.：高等教育

29、.2006.13付家才. EDA工程實踐技術.：化學工業，2007.14漢澤西. EDA技術與其應用.：航空航天大學，2004.55剛.EDA技術簡明教程.：大學，2004.66章彬宏 周正林.EDA應用技術.：理工大學，2007.77艷萍 高振斌 志平.EDA實用技術與應用.：國防工業,2006.17附錄源程序代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity keshe isport(clk : in std_logic;

30、 -時鐘信號輸入 set, clr, up, down, zu, zd : in std_logic; -各個波形特征的調節觸發信號 posting : in std_logic; -任意波鍵盤置入信號 u0,d0,sw : in std_logic;-方波A、B的切換sw，和方波B的幅度調節按鍵 ss : in std_logic_vector( 3 downto 0 ); -檔位選擇信號 sss : in std_logic_vector( 4 downto 0 ); -波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 dow

31、nto 0); -BCD碼輸入 p180 : out std_logic; -預留接口 lcd : out std_logic_vector(7 downto 0); -顯示輸出 shift : out std_logic_vector(3 downto 0); -位碼輸出 dd, a : out std_logic_vector( 7 downto 0); -波形、幅度數據輸出end keshe;architecture behav of keshe issubtype word is std_logic_vector( 7 downto 0 );type unit is array(63

32、downto 0) of word;signal ram : unit;signal q : integer range 0 to 250000000;signal : integer range 0 to 78125000;signal tmp : integer range 0 to 9999;signal coun : integer range 0 to 78125000;signal coun0 : integer range 0 to 250000000;signal b : integer range 0 to 78125000;signal c : integer range

33、0 to 500000000;signal z, con : integer range 0 to 63;signal f : std_logic_vector( 7 downto 0 );signal amp, amp0, d : std_logic_vector(7 downto 0);signal bcd0,bcd1,bcd2,bcd3 : integer range 0 to 9;signal bcd01,bcd11,bcd21,bcd31 : integer range 0 to 9;signal bcd00,bcd10,bcd20,bcd30 : integer range 0 t

34、o 9;signal y : integer range 0 to 9;signal addr : integer range 0 to 63;begin =781250 when ss=1000 else 7812500 when ss=0100 else 78125000 when ss=0010 else 78125;-信號對應SW=0時的檔位選擇信號SS，實現方波A和其他三種波形的頻率預置 q= 500000 when ss=1000 else 5000000 when ss=0100 else 50000000 when ss=0010 else50000;- q信號對應SW=1時的

35、檔位選擇信號SS，實現方波B的頻率預置process(clk) -此進程分別描述了各種波形的頻率、幅度（方波A的占空比）調節以與各種波形的任意線-形疊加等。variable count4 : integer range 0 to 6250000;variable count : integer range 0 to 78125000;variable count3 : integer range 0 to 250000000;variable count1 : integer range 0 to 12500000;variable count0 : integer range 0 to 32

36、49999;variable ddd : std_logic_vector(9 downto 0);variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255;variable adr : integer range 0 to 63;beginif rising_edge(clk) then if posting=1 then if count4=6249999 then count4:=0; adr:=conv_integer(Data3)*10+conv_integer(Data2);-存儲單位地址 if adr64 then if set=

37、1 then ram(adr)=conv_std_logic_vector(conv_integer(Data1)*10+conv_integer(Data0)*2,8); -對置入的任意波形數據進行儲存 elsif clr=1 then adr:=0; -存儲器所有單元清零 for i in 0 to 63 loopram(i)0);end loop; end if; end if; else count4:=count4+1; end if; else if set=1 then coun=0; b=0; coun0=0;c=0;z=31;amp0=01111111; addr=0;tmp

38、=conv_integer(Data3)*1000+conv_integer(Data2)*100+conv_integer(Data1)*10+conv_integer(Data0); -頻率數據 amp0 then if sw=0 then if coun then coun=coun+tmp; b=b+1;-頻率到采樣點間隔脈沖數轉換 else if count=b then count:=1; if f=63 then f=00000000; else f=f+1; end if; if sss=00010 then -方波A if con=z then dd=amp0; con=co

39、n+1; elsif con=63 then con=0; dd=00000000; else con=con+1; dd=00000000; end if; elsif sss=10000 then dd=d; -正弦波 elsif sss=00100 then dd31 then dd=(111111-f(5 downto 0)&00; else dd=f(5 downto 0)&00; end if; elsif sss=00001 then -任意波 if addr63 then dd=ram(addr); addr=addr+1; elsif addr=63 then dd=ram(

40、63); addr=0; end if; else -完成5種波形的線形疊加 if sss(1)=1 then if con=z then con=con+1; dd0:=conv_integer(amp0); -方波波形數據dd0 else con31 then dd3:=conv_integer(111111-f(5 downto 0)&00); else dd3:=conv_integer(f(5 downto 0)&00); -三角波波形數據dd3 end if; end if; if sss(0)=1 then if addr63 then dd4:=conv_integer(ram

41、(addr); addr=addr+1; elsif addr=63 then dd4:=conv_integer(ram(63); addr=0; end if; -任意波波形數據dd4 end if; ddd:=conv_std_logic_vector(dd0+dd1+dd2+dd3+dd4),10);-波形線形疊加輸出dd=ddd(9 downto 2); end if; else count:=count+1; end if; end if; else if coun0 q then coun0=coun0+tmp; c=c+1; else if count3=c/2 then co

42、unt3:=count3+1; dd=amp0; elsif count3=c then count3:=1;dd=00000000; else count3:=count3+1; dd=00000000; end if; end if; end if; end if; if count1=12499999 then count1:=0; -調方波A的占空比 if zu=1 then if z63 then z=z+1; else z0 then z=z-1; else z=0; end if; end if; else count1:=count1+1; end if; if count0=

43、3249999 then count0:=0;-up、down對4種波形幅度調節，u0、d0進一步對方波進行幅度調節 if u0=1 then if amp011111111 then amp0=amp0+1; else amp000000000 then amp0=amp0-1; else amp0=00000000; end if; elsif up=1 then if amp11111111 then amp=amp+1; else amp00000000 then amp=amp-1; else amp=00000000; end if; end if; else count0:=co

44、unt0+1; end if; end if;end if;end if;end process;a=amp; -將幅值輸出。cov_a:process(clk,amp,amp0) -主要實現各波形幅度值到BCD碼的轉化，由于方波和其他三種波形的幅度調節方式、精-度不同，因此對幅度的處理方式分兩種：“sss=00010 or sw=1”是判斷輸出波形是否為-方波（A或B），bcd00,bcd10,bcd20,bcd30是本進程的輸出。variable count : integer range 0 to 50004225;variable counter : integer range 0 t

45、o 500055;variable count1,count0 : integer range 0 to 4999999;beginif rising_edge(clk) then if sss=00010 or sw=1 then count0:=0; -方波 if count1=4999999 then count1:=0; bcd0=0; bcd1=0; bcd2=0; bcd3=0;count:=(conv_integer(amp)*(conv_integer(amp0)*769; -幅值運算 elsif count1=4999900 then count1:=count1+1;bcd00=bcd0; bcd10=bcd1; bcd20=bcd2; bcd309999999 then count:=count-10000000; bcd0999999 then count:=count-1000000; bcd199999 then count:=count-100000; bcd29999 then count:=count-10000; bcd3=bcd3+1; else null; end if; end if; else count1:=0; -正弦波、三角波、鋸齒波 if count