1、哈爾濱理工大學(xué)軟件學(xué)院課程設(shè)計(jì)報(bào)告課 程 VERILOG題 目 智力競(jìng)賽搶答計(jì)時(shí)器的設(shè)計(jì)班 級(jí) 集成12-1專 業(yè) 集成電路設(shè)計(jì)與集成系統(tǒng)學(xué)生學(xué)號(hào) 1214020118 1214020123 1214020133 1214020130指導(dǎo)教師 楊慧晶 2014 年 2 月 28 日1. 課程設(shè)計(jì)目的本次課程設(shè)計(jì)，主要掌握譯碼器、計(jì)數(shù)器的邏輯功能和工作原理，設(shè)計(jì)可預(yù)置時(shí)間的倒計(jì)時(shí)電路；分析與設(shè)計(jì)時(shí)序控制電路。掌握智力搶答器的工作原理及其設(shè)計(jì)方法，并對(duì)各種元器件的功能和應(yīng)用有所了解。并能對(duì)其在電路中的作用進(jìn)行分析。另外還要掌握電路原理和分析電路設(shè)計(jì)流程，每個(gè)電路的設(shè)計(jì)都要有完整的設(shè)計(jì)流程。這樣才能

2、在分析電路是有良好的思路，便于查找出錯(cuò)的原因。2. 課程設(shè)計(jì)題目描述和要求（1）設(shè)計(jì)一個(gè)四人參加的智力競(jìng)賽搶答計(jì)時(shí)器。當(dāng)有一參賽者首先按下?lián)尨痖_(kāi)關(guān)時(shí)，相應(yīng)顯示燈亮并伴有聲響，此時(shí)搶答器不再接受其他輸入信號(hào)。（2）電路具有回答問(wèn)題時(shí)間控制功能。要求回答問(wèn)題時(shí)間小于等于30s，時(shí)間顯示采用倒計(jì)時(shí)方式。當(dāng)?shù)竭_(dá)限定時(shí)間時(shí)，發(fā)出警告。3.設(shè)計(jì)思想和設(shè)計(jì)內(nèi)容 我們通過(guò)搜索資料。并且依據(jù)所學(xué)知識(shí)，為清晰明了簡(jiǎn)便的設(shè)計(jì)出想達(dá)到的目標(biāo)，最終偶們采用實(shí)際的總體方案是將整個(gè)任務(wù)分成3個(gè)模塊即：（1） 分頻模塊，因?yàn)閷?shí)驗(yàn)所用開(kāi)發(fā)板的時(shí)鐘是50M的，而倒計(jì)時(shí)模塊中要用到1hz和1kHz的時(shí)鐘，所以要對(duì)50M的時(shí)鐘進(jìn)行分

3、頻產(chǎn)生1hz和1khz的時(shí)鐘。（2） 搶答鑒別模塊，要具有第一信號(hào)鑒別、鎖存功能。第一信號(hào)鑒別鎖存的關(guān)鍵是準(zhǔn)確判斷出第一搶答信號(hào)并將其鎖存，在得到第一信號(hào)后，將輸入端封鎖，使其他組的搶答信號(hào)無(wú)效，可以用觸發(fā)器或者鎖存器實(shí)現(xiàn)。設(shè)置搶答按鈕in1、in2、in3、in4、主持人復(fù)位信號(hào)judge。judge=0時(shí)第一信號(hào)鑒別、鎖存電路、答題計(jì)時(shí)電路復(fù)位；judge=1時(shí)，開(kāi)始搶答，由第一信號(hào)鑒別鎖存電路形成第一搶答信號(hào)，并進(jìn)行組別顯示。（3） 倒計(jì)時(shí)報(bào)警模塊，當(dāng)主持人啟動(dòng)倒計(jì)時(shí)開(kāi)關(guān)后，數(shù)碼管顯示倒計(jì)時(shí)開(kāi)始，倒計(jì)時(shí)結(jié)束時(shí)發(fā)出警報(bào)聲。4. Verilog代碼分頻模塊如下：module fenpin(r

4、st,clk,clk_1khz,clk_1hz); input rst,clk; output clk_1khz,clk_1hz; reg clk_1khz,clk_1hz; reg24:0count1; reg14:0count2; always(posedge clk or negedge rst) begin if(!rst) count1=0; else if(count1=25'd25000000) begin clk_1hz=clk_1hz; count1=0; end else count1=count1+25'b1; end always(posedge clk

5、 or negedge rst) begin if(!rst) count2=0; else if(count2=15'd25000) begin clk_1khz=clk_1khz; count2=0; end else count2=count2+15'b1; endendmodule搶答和計(jì)時(shí)綜合模塊如下：Modulemain(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan, beep,wei1,duan1,duan2,clk_1khz); input clk,clk_1hz; input ina,inb,inc,ind,ju

6、dge; output3:0wei; output7:0duan; input rst,clk_1khz; output3:0wei1; output7:0duan1; output7:0duan2; output beep; reg3:0wei; reg7:0duan; reg flag; reg5:0shi,ge,data; reg4:0count; reg3:0wei1; reg7:0duan1; reg7:0duan2; reg beep; reg yu; reg 1:0count3; always(posedge clk) begin if(!rst) begin yu=0; end

7、 if(!judge) begin flag=0; wei=4'b1111; duan=8'hff; yu=1; end else begin if(ge=6'b000000&& shi=6'b000000); else begin if(!ina) begin if(!flag) begin wei=4'b1101; duan=8'hf9; flag=1; end end else if(!inb) begin if(!flag) begin wei=4'b1101; duan=8'ha4; flag=1; en

8、d end else if(!inc) begin if(!flag) begin wei=4'b1101; duan=8'hb0; flag=1; end end else if(!ind) begin if(!flag) begin wei=4'b1101; duan=8'h99; flag=1; end end end end end always(posedge clk_1hz or negedge rst) begin if(!rst) begin count=0; end else if(count>=5'd30) count=0; e

9、lse if(yu=1) count=count+5'b1; end always(count) begin if(count>=5'b10101) begin shi=5'b00000; ge=5'b11110-count; end else if(count>=5'b01011) begin shi=5'b00001; ge=5'b10100-count; end else if(count>=5'b00001) begin shi=5'b00010; ge=5'b01010-count; e

10、nd else begin shi=5'b00011; ge=5'b0; end end always(posedge clk_1hz) if(flag|(shi=0&&ge=0) begin if(count3=2'b1) begin beep<=0; count3<=count3; end else begin beep<=1; count3<=count3+2'b1; end end else begin beep<=0; count3<=0; end always(clk_1khz) begin if(

11、!rst) wei1=4'b0000; else if(clk_1khz) begin wei1=4'b0111; data=ge; end else begin wei1=4'b1011; data=shi; end end always(ge) begin case(ge) 6'b000000:duan1=8'b1100_0000; 6'b000001:duan1=8'b1111_1001; 6'b000010:duan1=8'b1010_0100; 6'b000011:duan1=8'b1011_00

12、00; 6'b000100:duan1=8'b1001_1001; 6'b000101:duan1=8'b1001_0010; 6'b000110:duan1=8'b1000_0010; 6'b000111:duan1=8'b1111_1000; 6'b001000:duan1=8'b1000_0000; 6'b001001:duan1=8'b1001_0000; default:duan1=8'b1111_1111; endcase end always(shi) begin case(s

13、hi) 6'b000000:duan2=8'b1100_0000; 6'b000001:duan2=8'b1111_1001; 6'b000010:duan2=8'b1010_0100; 6'b000011:duan2=8'b1011_0000; 6'b000100:duan2=8'b1001_1001; 6'b000101:duan2=8'b1001_0010; 6'b000110:duan2=8'b1000_0010; 6'b000111:duan2=8'b111

14、1_1000; 6'b001000:duan2=8'b1000_0000; 6'b001001:duan2=8'b1001_0000; default:duan2=8'b1111_1111; endcase end endmodule頂層模塊如下：module qiangdaqi(rst,clk,ina,inb,inc, ind,judge,beep,wei,duan,wei1,duan1,duan2); input rst,clk; input ina,inb,inc,ind,judge; output3:0wei,wei1; output7:0dua

15、n,duan1,duan2; output beep; wire clk_1khz,clk_1hz; fenpin u1(rst,clk,clk_1khz,clk_1hz); main u2(rst,clk,ina,inb,inc,ind, judge,clk_1hz,wei,duan,beep, wei1,duan1,duan2,clk_1khz);endmodule 5. 經(jīng)驗(yàn)總結(jié)馬德彬：通過(guò)本次課程設(shè)計(jì)，我學(xué)會(huì)了綜合應(yīng)用鍵盤、LED小燈、LED數(shù)碼管等外圍接口進(jìn)行產(chǎn)品設(shè)計(jì)，培養(yǎng)了quartus綜合開(kāi)發(fā)能力、實(shí)驗(yàn)的仿真及下載技能和互幫互助的同學(xué)關(guān)系，在各種其它能力上也都有了提高。更重要的是

16、，經(jīng)過(guò)本次課設(shè)的反復(fù)修改驗(yàn)證及完成，我學(xué)會(huì)了很多學(xué)習(xí)的方法，而這是日后最實(shí)用的，真的是感到受益匪淺。感謝學(xué)校給我們這次機(jī)會(huì)，鍛煉了我們的動(dòng)手能力。通過(guò)這次課設(shè)讓我明白了理論和實(shí)際操作之間的差距，而且也讓我很明確得意識(shí)到自己在學(xué)習(xí)上有很多的知識(shí)漏洞，以后應(yīng)該多鉆研一下。王琳路：雖然結(jié)束了，也留下了很多遺憾，由于時(shí)間的緊缺，并沒(méi)有做到最好，但是，最起碼我們沒(méi)有放棄，并努力實(shí)現(xiàn)它。相信以后我們會(huì)以更加積極地態(tài)度對(duì)待我們的學(xué)習(xí)、對(duì)待我們的生活。我們的激情永遠(yuǎn)不會(huì)結(jié)束，相反，我們會(huì)更加努力，努力的去彌補(bǔ)缺點(diǎn)，發(fā)展優(yōu)點(diǎn)，充實(shí)自己！通過(guò)此次設(shè)計(jì)，我們進(jìn)一步加深了對(duì)數(shù)字電路知識(shí)的認(rèn)識(shí)與理解，掌握了四人智力競(jìng)賽

17、搶答器電路的設(shè)計(jì)、組裝與調(diào)試方法。更加熟練的運(yùn)用仿真軟件，并學(xué)習(xí)了運(yùn)用軟件測(cè)試、調(diào)試、改進(jìn)電路。培養(yǎng)了獨(dú)立思考、分析、解決問(wèn)題的能力，并培養(yǎng)了我們的動(dòng)手能力。趙佳琦：持續(xù)近一個(gè)星期的課程設(shè)計(jì)結(jié)束了，我們的設(shè)計(jì)雖然有一些小毛病，但總體上還是很成功的。一周的時(shí)間雖然很短暫，但從中獲益匪淺. 畢竟在課堂上學(xué)習(xí)的內(nèi)容真真正正能用到實(shí)際是有點(diǎn)超乎我們的想象，但是在電路仿真的過(guò)程中出現(xiàn)大量問(wèn)題，需要我們細(xì)心解決，所以，我對(duì)電路故障的排查能力有了很大的提高。所以我們以后要多接觸和了解一些仿真軟件，多向老師請(qǐng)教學(xué)習(xí)。從這過(guò)程，我鍛煉了自己的動(dòng)手能力，獨(dú)立思考能力，分析實(shí)踐能力，并學(xué)會(huì)了把自己的設(shè)計(jì)經(jīng)驗(yàn)和思路拿出來(lái)與大家分享。張銘：本次課程設(shè)計(jì)使我們對(duì)課堂上的理論知識(shí)有了進(jìn)一步的了解，并增強(qiáng)了對(duì)verilog這門課程的興趣。學(xué)會(huì)了更多軟件的操作，但同時(shí)也暴露出我對(duì)知識(shí)點(diǎn)的掌握還不足等缺點(diǎn)。加上在設(shè)計(jì)過(guò)程中遇到了一些問(wèn)題，使得我們得查找相關(guān)資料，從而增長(zhǎng)知識(shí)的同時(shí)也增強(qiáng)了解決問(wèn)題和動(dòng)手的能力，鍛煉了做事細(xì)心、用心、耐心的能耐。這一課程設(shè)計(jì)，使我向更高的精神和知識(shí)層次邁向一大步