1、天水師范學院TIANSHUINORMALUNIVERSITY數字電子技術與邏輯設計設計報告題目：基于D觸發器的機械去抖動電路設計學院：電子信息與電氣工程學院專業：電子信息工程班級：14級電信一班姓名：王亮亮汪小娟學號：20141060152201410601512015年12月30日目錄1 .設計背景22 .設計要求23電路組成框圖.34 .設計內容.4.4.1 二選一門電路.4.4.2 數字去抖動電路設計.54.3 初值可預置型計數器設計.74.4 500HZ和1KHZ的分頻104.58421BCD譯碼的verilog語言.134.6 蜂鳴器.14.4.7 動態掃描計數器與位選，選擇器.14

2、.4.8 十六進制7段顯示譯碼器程序.155 .整體設計電路圖.166 .引腳分配情況,177 .調試,，178 .實驗心得體會,189 .參考文獻,18基于D觸發器的機械去抖動電路設計1 .設計背景作為機械開關的鍵盤，在按鍵操作時，由于機械觸點的彈性及電壓突跳等原因，在觸點閉合或開啟的瞬間會出現電壓抖動。為保證按鍵觸發的準確性，在按鍵電壓信號抖動的情況下不能進行狀態輸入。為此必須進行抖動處理。消抖部分的信號一般有硬件和軟件兩種方法。硬件就是加抖動電路，這樣可以從根本上解決按鍵抖動問題。還可以用可編程邏輯器件設計相應的邏輯和時序電路，這里介紹一種使用D觸發器構成的電路，能去除含電子抖動的任意形

3、式及幾乎任意頻率的信號，且能從電路上控制輸出信號的脈寬。這是一種更實用、功能更完善的電路。這種電路基本上就是濾波器，它可以將信號中的毛刺、隨機噪聲信號或電子抖動信號都“濾除”，只讓真正的數據信號通過此電路。總之就是將輸入電平的雜波分量濾除，能準確的判斷電平變換。因此消除始終抖動是必要的2 .設計要求(1)在Quartus|下完成設計，根據課本第6章圖640，設計一個機械鍵去抖動電路(圖中工作時鐘CLK為幾百HZ)。參照第8章圖8-28所示的同步可預置型計數器設計一個14進制計數器。計數器時鐘端CLK接去抖動電路的KEOUT(2)當每一次按鍵，如果計數器只加1,表明去抖動電路良好；如果計數值增加

4、大于1,表明鍵的抖動尚未消除。(3)最終要能直觀地比較出加抖動電路和沒加去抖動電路的不同效果。3 .電路組成框圖14進制計數器、顯示譯碼器、數碼該電路只要有二選一門電路、初值可預置型管、500Hz的分頻如下圖所示。二選一門電路4 .設計內容單個模塊的設計4.1 二選一門電路該數據選擇器有兩個輸出信號（A和B）和一個控制輸入（S）一個/&出（OUT。當S為1的時候OUT?A,當S為0的時候OUT?B簡單的表達具體化：輸入輸出SOUT1A0B輸入輸出ABsOUT00000101100011010010011010111111二選一門電路4.2 數字去抖動電路設計如圖所示的電路由4個D觸發器和1個4

5、輸入與門構成。電路有一個工作時鐘CLK4個D觸發器鏈接成同步時序方式，即將它們的時鐘輸入端都連在一起。工作時與時鐘同步工作，輸入信號以移位串行方式向前傳遞。其信號輸入口是KEOUT分析此電路可以發現，其“濾波”功能的關鍵是這樣的，當信號被串入電路后，能在KEOUT俞出脈沖信號的條件是，必須在4個D觸發器的輸出端Q都同時為1,次與門才輸出高電平。由于干擾抖動信號是一群寬度狹窄的隨機信號，在申入時，很難十分整齊地同時使與門輸出為1,而只有正常信號才足夠的寬度通過此電路，從而起到了“濾除”的功能。如果增加D觸發器的數量，可以一定程度上提高濾波性能。仿真結果如圖所示Tliidg4.3 初值可預置型計數

6、器設計與其他類型計數器相比，計數初值可預置型計數器的適用面更寬。如圖所示譯碼器模塊CNT4BI珠右面的4位鎖存器構成了一個4為二進制計數器圖中比較器COMP本質上就是一個4輸入與門，功能是當計數值為1110時，輸出一個高電平進位信號，它控制多路選擇器MUX4勺數據通道的選擇信號端S,當比較器COMPF輸出端R為0即為低電平時4路選擇器MUX/選通A0此后隨著時鐘連續出現，進行正常的累計加數。一旦計數器計到1110時，則輸出端R為1即為高電平。選擇器會選通A1,如果預置數不改變，則計數器將從初始值開始累計加數。仿真結果如圖所示TreBii魏reii7圖中元件CNT4BIT是由verilog源代碼

7、編寫以下為其程序12345odu工aCMT149.Z);inpu.t3:0C/outpvi七3;OZ;r曰q3:。ZfaJ_3日y曰Q(U)口后(CV8O123411111曰oooofciOOOlfclOO1ofclOO11fc-OlOOfc-OlOlfc-Ol1o,SO111工51e1718192O2122234kjiooo4,匕工OOI4匕工。工。4,匕工。工工4kHOO4*klTOl4*b工工1O4,匕工工11defb口工七zv=qTfc-OOOlrzv=qTbOO1oJTzv=qVBOO11;zv=qTfeOlOOjFzv=qTBO工。工jFzv=q匕O工二OJrzv=4k5Ol11J

8、rzv=4r匕ZLOOOJrzv=4VblOOIJrzv=4匕工O1OJrZv=4VblO11Zv；4Vbl1OO產JrZv4VbT1O1JrZV1-4bOOOO,4fcjOOOO,ZV4匕111oFZv4kiOOOOjFendmodule圖中元件MUX堤由verilog源代碼編寫以下為其程序:oduleMUX4(S,AO,Al;inputS;input3:0AOfAl;output3:0B;reg3:0B;always(S,AO,AlfB)case(S)11bl:B=A1;1rb0:B=A0;default:Bl1O1:Rl;8 def11:R.C=11tO;9 6nde已_Oncimocl

9、ul1e.14.4500Hz和1KHZ的分頻50MHZTO-4MH盼頻的verilog源代碼以下為其程序1 -moduleHalfIntpiu(clkin#clk(mt);輸入50MH%輸出為4MH2 inputclkin;3 outputclkout;4 regclkoutjdkl;5 wireclk2;6 integercount;7 parameterN12;8 xor界血0路(:111(:1川;將輸出2分頻時鐘(:1也與(:“2/13分頻時鐘相異或得到12.5分或9 always8(posedgeclkout)輸出時鐘2分頻10 begin11 cUl=cHl;12 end13 alw

10、ays0(posedgeclk2)將時鐘clk213分頻14 sbegin15 if(counts)16 begincount=0;clkout=lrbl;end17 else18 begincount=count+lTbl;clkout=81B00000000X,Y=BB0Q000001X,Y=81B00000010=B1B00000011X,Y=8B00000100X,Y=STBOOOOOllOX,Y=S1B00000111X,Y=8B00001001X,Y=81BOOOIOOOOXfY=SBOOOIOOOIX,Y=SB00010010X,Y=B1B00010100X,Y=91B00010

11、101X,Y=31BOOOOOOOOAP-WX3.,0V.ODISPLAY1inst16131.6 蜂鳴器工作原理CO與1KHZ為進位輸入，其中1KHZ相當于一個高電平即為1,由CO控制蜂鳴器，使低電平時蜂鳴器報警。1KHZCOBEEP1011101.7 動態掃描計數器與位選，選擇器:二二二二二二二二二二二二二二：二二二二二二二二二二二二二二二：二二曲誣二選麻耳一黃,晶管顯示144.8如下位十六進制7段顯示譯碼器程序12m:Lt，:i.ry：m2,卜二,fti;HHMHj2input3:0Jd;/4位二進制數3456output7:0seg;位段碼dpgfreg7:0seg;alwaysdac

12、ase(d)74rh0：seg-BThcO;84rhl：seg-B*hf9;g4*h2-seg-8*ha4;104rh3：seg=SfhbO;n4rh4:seg=124rh5:seg=6Th92;134rh6:seg8*h82;144rh7：3eg=8*hf8;154rh8:seg=8h80;164rh9:seg=8h90;174rha：3eg=8Th8S;184rhb:seg=S*h83;194rhc:seg=5Thc6;204rhd:seg=S*hal;214rhe:seg=8*h86;224rhf:seg=8*h8e;23242526default:seg=8*hff;endcaseen

13、dmodule七段譯碼/顯示0/顯示1/最出2/顯示m/顯示4/顯示5/顯示/顯示7/顯示m/顯可9/顯示a/顯示b/顯示c/顯示d/顯示R顯示f這要顯東的數：MUX81C譯成段碼19.16=mst、SEG7.OAP.OY3.OB3.OC3.OD30EP0F3.OG3.OH3.OS(2.0jdisplay_decadernstid3Dseg7.OY7.Q1*芝而1K、DIG7.O155 .整體設計電路圖原理；該電路是由二選一門電路、初值可預置型14進制計數器、顯示譯碼器、數碼管、500Hz的分頻組成的。撥碼開關控制抖動電路，當撥碼開關為1時，二選一門電路會選通加抖動的電路當每按一次鍵可預置型計

14、數器計數值只增加1,門電路會選通沒加抖動的電路當每按一次鍵可預置型計數器計數值增加大于1。可預置計數器人為規定初值，比如說4,當每一次進位后它從4開始依次增加。當增加到13時，給輸入一個按鍵就會進位，此時數碼管上會顯示初值4.蜂鳴器也會此時報警。從計數器出來的計數值會通過總線輸出段碼顯示在數碼管上。.測試中出現的問題剛開始時選通兩位數碼管顯示時，數碼管出現同樣的兩個數。解決方法是用verilog編寫了一個程序，圖4.6所示，把它放在顯示譯碼器模塊之前就解決了兩位一樣的情況。166 .引腳分配情況怖破17對Hl；XFM7 .調試在設計中毫無疑問，會遇到許多問題，這就需要不斷的調試，通過實踐反復的

15、測試，結合理論，不斷改善，才能得到預期的結果17SiwciEsful-MonJinD421:30:382C16S.OBuild13E02/25/E009SJFullVrsicmC1TT14T0FCffTUTOFCTclvntIIEP2C3Q2CSC6TinUHo34/8,256(1%)SO/6,256(1黑)5S/6,256(1%)saIT/136(12%)C/165,888f0需)0/36(OX)0/2璃FlowStatusQuirtusIIVersionRevisionNameTop-levlEntityNameFamilyDeviceTidingModelsMettimingrequir

16、emientsTotallogicelementsTotaluoffibiRationalfunctionsDedicatedlogicregistersTotalregistersTotalpin寫TotalvirtualpinsTotalmemcirybitsEmbeddedWultiplierg-bitelementsTotalFUs8 .實驗心得體會在做數電設計的實驗前，我以為不會難做，就像以前做實驗一樣，做完實驗，然后兩下子就將實驗報告做完,直到做完測試實驗時，我才知道其實并不容易做，但學到的知識與難度成正比，使我受益匪淺.在做實驗前，一定要將課本上的知識吃透，因為這是做實驗的基礎，否則，在老師講解時就會聽不懂，這將使你在做實驗時的難度加大，浪費做實驗的寶貴時問.比如做計數器，你要清楚它的verilog語言，如果你不清楚,在做實驗時才去摸索,這將使你極大地浪費時間