1、第第8 8章章 典型時序邏輯電路典型時序邏輯電路 時序邏輯電路在任一時刻的輸出狀態依賴于該時刻的輸入狀態和電路狀態的組合。 第7章介紹時序邏輯電路的的特點、分析方法和設計方法，本章介紹典型的時序邏輯電路 。掌掌 握握：計數器的分類、功能和典型的計數器；：計數器的分類、功能和典型的計數器； 用典型的集成計數器設計用典型的集成計數器設計N進制計數器。進制計數器。 寄存器的功能和典型寄存器寄存器的功能和典型寄存器 。了了 解：順序脈沖發生器解：順序脈沖發生器。 教學基本要求教學基本要求8.1.1 計數器的概念和分類8.1.2 二進制計數器8.1.3 二-十進制計數器8.1.4 用集成計數器設計N進制

2、計數器8.1 計數器計數器8.1.1 計數器的概念和分類計數器：實現對輸入脈沖信號計數的時序邏輯電路。輸入脈沖：通常是觸發器的時鐘CP。計數長度N ：在計數器中用n個觸發器記憶計數數值。用于計數功能的有效狀態數稱為計數長度。觸發器狀態改變方式同步計數器異步計數器計數體制二進制計數器(N=2n)二-十進制計數器 (N=10)N進制計數器(如，5進制、60進制、24進制、) 計數值增減加法計數器減法計數器可逆計數器分類方式類別 下面以計數體制為主線介紹幾種典型的計數器的結構、工作原理、功能和應用。8.1.2 二進制計數器二進制計數器1異步二進制加法計數器異步二進制加法計數器(1)電路組成 由個下降

3、沿觸發的JK觸發器組成，CP作計數脈沖輸入，觸發器的輸出端組合成3位二進制數Q2Q1Q0，記憶對脈沖的計數值。 （2）工作原理輸出方程：觸發器的輸出端組合成3位二進制數Q2Q1Q0作為計數值直接輸出。111221100KJKJKJ12010QCPQCPCPCP時鐘方程：驅動方程：2 , 1 , 01iQKQJQniiniini特性方程：nnnnnnQQQQQQ212111010狀態方程：每個觸發器都是T觸發器!12010QCPQCPCPCP時鐘方程：nnnnnnQQQQQQ212111010狀態方程：時序圖：設計數器的初始值為零。Q0延時tf改變狀態！觸發器異步改變狀態！最大的延遲時間為3tf

4、（納秒級）CP最高工作頻率為1/3tf（幾十兆赫）。 由時序圖可知：異步3位二進制加法計數器：Q2Q1Q0組成二進制數，其值正是輸入脈沖CP作用后的脈沖個數，實現了對輸入脈沖CP的加計數。分頻：Q0的頻率是CP頻率的1/2，Q1的頻率是CP頻率的1/4，Q2的頻率是CP頻率的1/8。定時：在初態為0的情況下，計數器的數值M可以反映從第一個脈沖作用后逝去的時間T，1.T = （M-1 ）TCP由本例推廣到一般： n位異步二進制加法計數器由n個T觸發器組成。1. 連接方法：CP最低有效位相鄰高位CPCP1iQ1iQ3. 最大的延遲時間為ntf（納秒級）。4. CP最高工作頻率為1/ntf（幾十兆赫

5、）。 8.1.2 二進制計數器二進制計數器2異步二進制減法計數器異步二進制減法計數器(1)電路組成 由個下降沿觸發的D觸發器組成，CP作計數脈沖輸入，觸發器的輸出端組合成3位二進制數Q2Q1Q0，記憶對脈沖的計數值。 （2）工作原理輸出方程：觸發器的輸出端組合成3位二進制數Q2Q1Q0作為計數值直接輸出。nnnQDQDQD22110012010QCPQCPCPCP時鐘方程：驅動方程：2 , 1 , 01iDQini特性方程：nnnnnnQQQQQQ212111010狀態方程：每個觸發器都是T觸發器!時鐘方程：nnnnnnQQQQQQ212111010狀態方程：時序圖：設計數器的初始值為零。觸發

6、器異步改變狀態！最大的延遲時間為3tf（納秒級）CP最高工作頻率為1/3tf（幾十兆赫）。 12010QCPQCPCPCP由時序圖可知：異步3位二進制加法計數器：Q2Q1Q0組成二進制數，其值正是輸入脈沖CP作用后的脈沖個數，實現了對輸入脈沖CP的加計數。分頻：Q0的頻率是CP頻率的1/2，Q1的頻率是CP頻率的1/4，Q2的頻率是CP頻率的1/8。定時：在初態為0的情況下，計數器的數值M可以反映從第一個脈沖作用后逝去的時間T，1.T = （8-M ）TCP異步二進制計數器結論： n位異步二進制減法計數器由n個T觸發器組成。1. 連接方法：3. 最大的延遲時間為ntf（納秒級）。4. CP最高

7、工作頻率為1/ntf（幾十兆赫）。 1iiQCP1iiQCP1iiQCP1iiQCPT觸發器觸發方式下降沿觸發上升沿觸發加法計數減法計數 上升沿觸發的D觸發器接成T觸發器， Q2Q1Q0是計數值輸出。 CP是計數脈沖輸入， A是加/減控制輸入。 3異步二進制可逆計數器異步二進制可逆計數器8.1.2 二進制計數器二進制計數器1120010QAAQCPQAAQCPCPCP時鐘方程：輸出方程：觸發器的輸出端組合成3位二進制數Q2Q1Q0作為計數值直接輸出。nnnQDQDQD221100驅動方程：2 , 1 , 01iDQini特性方程：nnnnnnQQQQQQ212111010狀態方程：每個觸發器都

8、是T觸發器!12010QCPQCPCPCP12010QCPQCPCPCP當A=0時，當A=1時，1120010QAAQCPQAAQCPCPCP1iiQCP1iiQCP1iiQCP1iiQCPT觸發器觸發方式下降沿觸發上升沿觸發加法計數減法計數異步3位二進制加法計數器。異步3位二進制減法計數器。時鐘方程：4同步二進制加法計數器同步二進制加法計數器8.1.2 二進制計數器二進制計數器（1）電路組成 由個JK觸發器及個與門組成，CP作計數脈沖輸入， Q2Q1Q0是計數值輸出，C為進位控制輸出。nnnQQTKJQTKJTKJ0122201110001CPCPCPCP210nnnQQQC0123進位輸出

9、時鐘方程：輸出方程：驅動方程：計數值輸出 Q2Q1Q0nnnnnnnnnnnnQQQQTQQQQTQQQTQ201221210111100010)(特性方程：2 , 1 , 01iQTQKQJQniiniiniini每個觸發器都是T觸發器!狀態方程：CPCPCPCP210時鐘方程：nnnnnnnnnQQQQQQQQQ201121011010)(狀態方程：時序圖：設計數器的初始值為零。觸發器延時tf改變狀態！觸發器輸出相對于CP的最大延遲時間為tf（納秒級）。觸發器延時tf同步改變狀態！nnnQQQC0123:進位輸出進位C3相對于觸發器輸出延遲一個與門的傳輸時間tpd。CP最高工作頻率為1/(

10、tf+tpd)（幾十兆赫）。 由時序圖可知：1. 同步3位二進制加法計數器：Q2Q1Q0組成二進制數，值是CP作用后的脈沖個數，實現了對CP的加計數。2. 進位：每個與門的輸出是相鄰高位的進位。1, 2 , 11100101001kiQQQTTQQQCijnjnniikjnjnnkk推廣到一般情況： 用T觸發器組成k位同步二進制加法計數器，其進位控制信號和驅動方程為：1, 2 , 11100101001kiQQQTTQQQBijnjnniikjnjnnkk 同樣，用T觸發器可組成k為同步二進制減法計數器，其借位控制信號Bk和驅動方程為：8.1.2 二進制計數器二進制計數器5集成同步二進制加法計

11、數器集成同步二進制加法計數器計數器應用廣泛，有許多集成計數器： 單時鐘4位同步二進制加法計數器74LS161 單時鐘4位同步二進制可逆計數器74LS191 雙時鐘4位同步二進制可逆計數器74LS193下面以74LS161為例介紹集成計數器的功能和應用。（1）74LS161的功能 清零功能：R=0，觸發器全部清零，與CP無關，作用的優先級別最高。在其他功能時，R=1。置數功能： LDTLDDLDTLDLDDJiiiii)(當LD=0時，CP的上升沿使3 , 2 , 1 , 01iDQiniLDTLDDLDTLDDKiiiii)(niiiniiiniQLDTLDDQLDTLDDQ)(1（1）74L

12、S161的功能 niiiniiiniQLDTLDDQLDTLDDQ)(1當LD=1時，CP的上升沿使3 , 2 , 1 , 01iQTQniininnnnnniiQQQQSCiQQSSTSST0123201212103 , 2 , 1)()( 如果S1S2=0,觸發器狀態不變，即保持功能。 如果S1S2=1,電路組成同步4位二進制加法計數器，對CP脈沖做加法計數。（1）74LS161的功能 74LS161的功能表RLD S1S2CPD3D2D1D0Q3Q2Q1Q0C說明000000清零10D3D2D1D0D3D2D1D0置數1114位同步二進制加法計數進位計數110Q3Q2Q1Q0保持（2）7

13、4LS161的位數擴展 有2種位數擴展方式：并行擴展和串行擴展。 并行擴展 CP的使74161（I）計數，第15個使74161（I）的進位為1；第16個使74161（II）加1計數，同時， 74161（I）的進位回0 ； 每16個使使74161（II）加1計數。實現同步8位二進制加法計數。 設計數器初值為0，則74161的進位輸出為0。（2）74LS161的位數擴展 有2種位數擴展方式：并行擴展和串行擴展。 串行擴展 CP的使74161（I）計數，第15個使74161（I）的進位為1；第16個使74161（I）的進位回0 ；反相器產生，使74161（II）加1計數； 每16個使使74161（I

14、I）加1計數。實現異步8位二進制加法計數。 設計數器初值為0，則74161的進位輸出為0。8.1.3 二二-十進制計數器十進制計數器1同步二同步二-十進制計數器十進制計數器 十進制計數是人們習慣的計數方式。 用數字電路實現多位十進制計數器，必須首先實現一個十進制位的計數，然后通過十進制位擴展可實現多位十進制計數。 實現一個十進制位計數的時序電路稱為二-十進制計數器，簡稱十進制計數器。 輸入計數脈沖CP，Q3Q2Q1Q0是計數值，C是進位。1同步二同步二-十進制計數器十進制計數器100 KJnnQQKJ1022nnnQKQQJ01301驅動方程：驅動方程：nnnnQKQQQJ032103nnQQ

15、010nnQQC03狀態方程：狀態方程：輸出方程：輸出方程：nnnnnnQQQQQQ1013011nnnnnnnnnnnQQQQQQQQQQQ3032101321012)(1同步二同步二-十進制計數器十進制計數器nnQQ010nnQQC03狀態方程：狀態方程：輸出方程：輸出方程：nnnnnnQQQQQQ1013011nnnnnnnnnnnQQQQQQQQQQQ3032101321012)(狀態圖：狀態圖： （1）有效狀態：）有效狀態：0000-1001（2）無效狀態：）無效狀態：1010-1111計數器可計數器可以自啟動以自啟動2集成同步二集成同步二-十進制計數器十進制計數器（1）74160

16、的功能清零功能：R=0，觸發器全部清零，與CP無關，作用的優先級別最高。在其他功能時，R=1。置數功能： LDTLDDLDTLDLDDJiiiii)(當LD=0時，CP的上升沿使3 , 2 , 1 , 01iDQiniLDTLDDLDTLDDKiiiii)(niiiniiiniQLDTLDDQLDTLDDQ)(12集成同步二集成同步二-十進制計數器十進制計數器（1）74160 的功能niiiniiiniQLDTLDDQLDTLDDQ)(1當LD=1時，CP的上升沿使3 , 2 , 1 , 01iQTQniini 如果S1S2=0,觸發器狀態不變，即保持功能。 nnnnnnnnnnnQQSCQQ

17、QQQSSTQQSSTQQSSTSST032302102131021203211210)()()()(2集成同步二集成同步二-十進制計數器十進制計數器（1）74160 的功能當LD=1時，CP的上升沿使3 , 2 , 1 , 01iQTQniini如果S1S2=1,nnnnnnnnnnnQQSCQQQQQSSTQQSSTQQSSTSST032302102131021203211210)()()()(nnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQ30321013101301121012010)( 電路組成同步4位二進制加法計數器，對CP脈沖做加法計數。（1）7416

18、0的功能 74LS160的功能表RLDS1S2CPD3D2D1D0Q3Q2Q1Q0C說明000000清零10D3D2D1D0D3D2D1D0置數111同步二-十進制加法計數進位計數110Q3Q2Q1Q0保持（2）74160的位數擴展 74160的位數擴展與74161相同：并行擴展和串行擴展。 CP的使個位74160計數，第9個使個位74160的進位為1；第10個使十位74160加1計數，同時，個位74160的進位回0； 設計數器初值為0，則74161的進位輸出為0。每10個使十位74160加1計數。實現同步2位十進制加法計數。 并行擴展8.1.4 用集成計數器設計用集成計數器設計N進制計數器進

19、制計數器 1用集成計數器設計用集成計數器設計N進制計數器的原理進制計數器的原理 設集成計數器具有M個有效狀態，可組成N進制計數器。條件是： MN反饋狀態：Sk+N-1，回歸狀態：Sk。反饋：強制計數器從狀態Sk+N-1回歸到狀態Sk。有效狀態數為：（k+N-1）-k+1=N，形成N進制計數器。反饋方式：利用集成計數器的復位R、置數LD和置位S輸入端。 8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 1用集成計數器設計用集成計數器設計N進制計數器的原理進制計數器的原理 設集成計數器具有M個有效狀態，可組成N進制計數器。條件是： MN 以74LS161為例說明設計方法。 74L

20、S161是4位二進制加法計數器，M=16。 狀態編碼采用自然二進制碼，即S0、S1、SM-1的狀態編碼是0000、0001、1111。 反饋方式：利用集成計數器的復位R、置數LD和輸入端。 2用置數端用置數端LD設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 思路：用回歸狀態的編碼值作數據輸入（D3D2D1D0= Sk），用反饋狀態（Sk+N-1）控制置數端LD；當計數器在反饋狀態時LD=0(低電平有效)，計數脈沖的有效沿將回歸狀態（Sk）置入計數器。 k=0和k=M-N是兩種常用的情況。 k=0時，LD與狀態的關系狀態LD說明S0、SN-21

21、計數SN-10反饋有效SN、SM-1無關項k=M-N時，LD與狀態的關系狀態LD說明S0、SM-N-1無關項SM-N、SM-21計數SM-10反饋有效2用置數端用置數端LD設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 k=0時，LD與狀態的關系狀態LD說明S0、S101計數S110反饋有效S12、S15無關項例8.1 試用74LS161設計一個12進制計數器，使用置數端。回歸狀態：Sk = S0 = D3D2D1D0=0000反饋狀態：Sk+N-1 =S12-1 =1011 ；解法一：選擇 k=0nnnQQQLD013對應于反饋狀態為1的狀態

22、位之積的反！ 2用置數端用置數端LD設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 例8.1 試用74LS161設計一個12進制計數器，使用置數端。回歸狀態：Sk = S0 = D3D2D1D0=0000反饋狀態：Sk+N-1 =S12-1 =1011 ；解法一：選擇 k=0nnnQQQLD013對應于反饋狀態為1的狀態位之積的反！ k=0時，LD與狀態的關系狀態LD說明S0、S101計數S110反饋有效S12、S15無關項推廣：對于自然二進制編碼的集成計數器，k=0情況下LD的反饋表達式求取步驟：將N-1轉換為自然二進制數；取二進制數為1的狀

23、態位之積的反。2用置數端用置數端LD設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 例8.1 試用74LS161設計一個12進制計數器，使用置數端。回歸狀態：SM-N = S4 = D3D2D1D0=0100反饋狀態：SM-1 =S16-1 =1111 ，C=1解法二：選擇 k=M-N =4k=4時，LD與狀態的關系狀態LD說明S0、S3無關項S4、S141計數S150反饋有效CLD 回歸狀態作數據輸入進位輸出取反作LD3用復位端用復位端R設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 74LS

24、161的復位端R是異步復位，當R為低電平時立即使計數器復位到初始狀態S0（k=0的回歸狀態），因此，反饋狀態SN-1和回歸狀態S0同時出現在一個時鐘周期內，使有效狀態少一個。以狀態SN作為反饋狀態則可解決這一問題。回歸狀態S0，反饋狀態SN。狀態R說明S0、SN-11計數SN0反饋有效SN+1、SM-1無關項3用復位端用復位端R設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 解：回歸狀態S0=0000，反饋狀態S5 =0101 。狀態R說明S0、S41計數S50反饋有效S6、S15無關項例8.2 試用74LS161設計一個5進制計數器,使用復位

25、端。 nnQQR02R的反饋表達式求取步驟：將N轉換為自然二進制數；取二進制數為1的狀態位之積的反。與D端無關！3用復位端用復位端R設計設計N進制計數器進制計數器8.1.4 用集成計數器設計用集成計數器設計N進制計數器進制計數器 解：回歸狀態S0=0000，反饋狀態S5 =0101 。例8.2 試用74LS161設計一個5進制計數器,使用復位端。 nnQQR02S0=0000與S5 =0101 出現在CP的同一個周期。S5是過渡狀態。8.2 順序脈沖發生器順序脈沖發生器 按時間順序依次出現的一組脈沖信號稱為順序脈沖。產生順序脈沖的電路，叫做順序脈沖發生器，或節拍脈沖發生器。 計數器的狀態是按一

26、定順序出現的，對計數狀態進行譯碼，就能產生一組順序脈沖。所以，順序脈沖發生器一般由計數器和譯碼器組成。 2個JK觸發器組成異步二進制加法計數器，4個與非門組成輸出低電平有效的譯碼器。 010QCPCPCPnnnnQQQQ111010nnnnQQYQQY011010nnnnQQYQQY013012異步計數器的各個觸發器不能同時翻轉，使譯碼電路的輸出信號出現競爭冒險。 消除窄脈沖主要有以下方法：（1）采用兩相鄰狀態僅有一個狀態位變化的計數器，消除譯碼器輸入信號的競爭。或者設計直接產生順序脈沖的計數器，不用譯碼器。（2）選擇具有控制端的譯碼器，當計數狀態穩定后才允許譯碼輸出。（3）順序脈沖發生器輸出

27、端并聯小電容。此法簡單，但電容使信號的邊沿陡度變差。Y0Y1Y2CP8.3 寄存器寄存器 寄存器：存儲二進制代碼的時序電路，是數字系統中廣泛使用的一種邏輯部件。 寄存器的主要電路元件是觸發器，一個觸發器只能存儲1位二進制代碼，存儲n位二進制代碼需要n個觸發器。 n 位二進制代碼存入寄存器的方式有并行輸入和串行輸入。 在并行輸入中，n位二進制代碼通過n條信號線同時存入寄存器。 串行輸入則是通過一條信號線分時將n位二進制代碼存入寄存器。串行輸入寄存器也稱為移位寄存器。 與輸入方式對應，輸出也有并行方式和串行方式。8.3 寄存器寄存器8.3.1 并行輸入寄存器并行輸入寄存器3 , 2 , 1 , 01iDQiniQ 74LS175的電路原理圖。 R=0(低電平)時，4個D觸發器全部被清零。 在時鐘CP的上升沿，將輸入4位二進制代碼D3D2D1D0（稱為數據輸入端）分別存入4個D觸發器中，Q端并行輸出數據（原碼）。端并行輸出數據（反碼）。8.3 寄存器寄存器8.3.2 移位輸入寄存器移位輸入寄存器 高位觸發器的Q端與相鄰低位觸發器的D端相連，最高位觸發器的D端作右移輸入DSR，最低位觸發器的Q端作輸出DOR。 2 , 1 , 0 :1113iQQDQniniSRn狀態方程nORQD0 :輸