1、6.5 若干典型的時(shí)序邏輯集成電路若干典型的時(shí)序邏輯集成電路6.5.1 寄存器和移位寄存器寄存器和移位寄存器6.5.2 計(jì)數(shù)器計(jì)數(shù)器6.5 若干典型的時(shí)序邏輯集成電路若干典型的時(shí)序邏輯集成電路1 1、 寄存器寄存器6.5.1 寄存器和移位寄存器寄存器和移位寄存器寄存器寄存器:是數(shù)字系統(tǒng)中用來存儲(chǔ)代碼或數(shù)據(jù)的邏輯部是數(shù)字系統(tǒng)中用來存儲(chǔ)代碼或數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器。件。它的主要組成部分是觸發(fā)器。 一個(gè)觸發(fā)器能存儲(chǔ)一個(gè)觸發(fā)器能存儲(chǔ)1位二進(jìn)制代碼，存儲(chǔ)位二進(jìn)制代碼，存儲(chǔ) n 位二進(jìn)位二進(jìn)制代碼的寄存器需要用制代碼的寄存器需要用 n 個(gè)觸發(fā)器組成。寄存器實(shí)際個(gè)觸發(fā)器組成。寄存器實(shí)際上是

2、若干觸發(fā)器的集合。上是若干觸發(fā)器的集合。 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC374脈沖邊沿敏感的寄存器脈沖邊沿敏感的寄存器 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC/HCT37411111101118位位CMOS寄存器寄存器74LV374高阻高阻HHH高阻高阻LLH存入數(shù)據(jù)，禁止輸出存入數(shù)據(jù)，禁止輸出HHL對(duì)應(yīng)內(nèi)部觸發(fā)對(duì)應(yīng)內(nèi)部觸發(fā)器的狀態(tài)器的狀態(tài)LLL

3、存入和讀出數(shù)據(jù)存入和讀出數(shù)據(jù)Q0Q7DNCP輸出輸出內(nèi)部觸發(fā)器內(nèi)部觸發(fā)器輸輸 入入工作模式工作模式OE1nNQ2、 移位寄存器移位寄存器移位寄存器是既能寄存數(shù)碼，又能在時(shí)鐘脈沖的作用下使數(shù)移位寄存器是既能寄存數(shù)碼，又能在時(shí)鐘脈沖的作用下使數(shù)碼向高位或向低位移動(dòng)的邏輯功能部件。碼向高位或向低位移動(dòng)的邏輯功能部件。按移動(dòng)方式分按移動(dòng)方式分單向移位寄存器單向移位寄存器雙向移位寄存器雙向移位寄存器左移位寄存器左移位寄存器移位寄存器的邏輯功能分類移位寄存器的邏輯功能分類移位寄存器的邏輯功能移位寄存器的邏輯功能右移位寄存器右移位寄存器 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q

4、0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) (1) 基本移位寄存器基本移位寄存器（a a）電路）電路串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、寫出激勵(lì)方程：、寫出激勵(lì)方程：3、寫出狀態(tài)方程：、寫出狀態(tài)方程：(b). (b). 工作原理工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 D2=Qn1D0 D2

5、 D1 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后后2CP 后后3CP 后后4CP 后后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn2 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 1011 DSI CP 1 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,從高位開始輸入從高位開始輸入 串串行行輸輸出出 并并行行輸輸出出DPO 經(jīng)過經(jīng)過4個(gè)個(gè)CP脈沖

6、作用后，從脈沖作用后，從DS 端串行輸入的數(shù)碼就可以端串行輸入的數(shù)碼就可以從從Q0 Q1 Q2 Q3并行并行輸出。輸出。 串入串入并出并出 經(jīng)過經(jīng)過7個(gè)個(gè)CP脈沖作用后，從脈沖作用后，從DSI 端串行輸入的數(shù)碼就可以端串行輸入的數(shù)碼就可以從從DO 端串行輸出。端串行輸出。 串入串入串出串出 Q0 Q1 Q2 Q3(DSO) （2 2）典型集成電路）典型集成電路 1D C1 R 1 1 1 1 1 Q0 1D C1 R 1 Q1 1D C1 R 1 Q7 CP CRDSA DSB & 內(nèi)部邏輯圖內(nèi)部邏輯圖8 8位移位寄存器位移位寄存器74HC/HCT1642. 多功能雙向移位寄存器多功能

7、雙向移位寄存器 D0 FF0 D1 FF1 D2 FF2 D3 FF3 并并行行輸輸入入 并并行行輸輸出出 右右移移串串行行輸輸入入（DIR） 左左移移串串行行輸輸出出（DOL） 右右移移串串行行輸輸出出（DOR） 左左移移串串行行輸輸入入（DIL） Q0 Q1 Q2 Q3 多功能移位寄存器工作模式簡(jiǎn)圖多功能移位寄存器工作模式簡(jiǎn)圖（1）工作原理）工作原理高位移向低位高位移向低位-左移左移低位移向高位低位移向高位-右移右移 1D C1 1D C1 FFm 0 1 3 2 1 0 MUX MUXm Dm1 Dm FFm1 1D C1 FFm+1 Dm+1 Dm CP S1 S0 Qm1 Qm Qm

8、+1 實(shí)現(xiàn)多種功能雙向移位寄存器的一種方案實(shí)現(xiàn)多種功能雙向移位寄存器的一種方案( (僅以僅以FFm為例為例) )nmnmQQ11 nmnmQQ11 mnmDQ 1S1S0=00S1S0=01高位移高位移向低位向低位S1S0=10S1S0=11nmnmQQ 1并入并入不變不變低位移低位移向高位向高位（2）典型集成電路）典型集成電路CMOS 4位雙向移位寄存器位雙向移位寄存器74HC/HCT194 1S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 &

9、; & & & 1 DI2 & & & & 1 DI3 1 DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 74HCT194 的功能表的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLH

10、H5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左左移移DSL右右移移DSRS0S1行行并行輸入并行輸入時(shí)時(shí)鐘鐘CP串行輸串行輸入入控制信控制信號(hào)號(hào)清清零零輸輸 出出輸輸 入入nQ0nQ1nQ2t4時(shí)刻以后時(shí)刻以后Y與與M、N在在數(shù)值上的關(guān)系，假定數(shù)值上的關(guān)系，假定M、N的狀態(tài)始終未變。的狀態(tài)始終未變。A3A2A1A0=1001,B3B2B1B0=0011,經(jīng)過經(jīng)過4個(gè)個(gè)CLK脈沖后脈沖后A3A2A1A0,B3B2B1B0分別是多少，電路完成什么功能？分別是多少，電路完成什么功能？ 2、計(jì)數(shù)器的分類計(jì)數(shù)器的分類按脈沖輸入方式，分為同步和異步計(jì)數(shù)器按脈沖輸入方式

11、，分為同步和異步計(jì)數(shù)器按進(jìn)位體制，分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器按進(jìn)位體制，分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器按邏輯功能，分為加法、減法和可逆計(jì)數(shù)器按邏輯功能，分為加法、減法和可逆計(jì)數(shù)器概概 述述1、計(jì)數(shù)器的邏輯功能計(jì)數(shù)器的邏輯功能 計(jì)數(shù)器的基本功能是對(duì)輸入時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。它也可計(jì)數(shù)器的基本功能是對(duì)輸入時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。它也可用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運(yùn)算等等。運(yùn)算等等。6.5.2 計(jì)計(jì) 數(shù)數(shù) 器器同步計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器異步計(jì)數(shù)器加計(jì)數(shù)器加計(jì)數(shù)器減計(jì)數(shù)器減計(jì)數(shù)器可逆計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器非二進(jìn)

12、制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器 十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器 任意進(jìn)制計(jì)數(shù)器任意進(jìn)制計(jì)數(shù)器加計(jì)數(shù)器加計(jì)數(shù)器減計(jì)數(shù)器減計(jì)數(shù)器可逆計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器 十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器 任意進(jìn)制計(jì)數(shù)器任意進(jìn)制計(jì)數(shù)器(1) 異步二進(jìn)制計(jì)數(shù)器異步二進(jìn)制計(jì)數(shù)器-4位異步二進(jìn)制加法計(jì)數(shù)器位異步二進(jìn)制加法計(jì)數(shù)器 工作原理工作原理 FF0 R CR Q0 1 FF1 R FF2 R FF3 R 1 CP Q1 Q2 Q3 1 1 1 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 C C C C 1、 二進(jìn)制計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器 CP 1 2 3 4 5 6 7 8 9 10 1

13、1 12 13 14 15 16 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Q1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q3 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 結(jié)論結(jié)論:CPQff210 CPQff411 CPQff812 計(jì)數(shù)器的功能：不僅可以計(jì)數(shù)也可作為分頻器計(jì)數(shù)器的功能：不僅可以計(jì)數(shù)也可作為分頻器。CPQff1613 Q0 CP Q1 Q2 Q3 1 2 3 4 5 6 7 8 0 1 0 1 0 1 0 1 1 1 0

14、 0 1 1 0 0 0 0 0 0 1 1 1 1 9 10 11 12 13 14 15 16 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1tpd 2tpd 3tpd 4tpd 4tpd 如考慮每個(gè)觸發(fā)器都有如考慮每個(gè)觸發(fā)器都有1tpd的延時(shí)，電路會(huì)出現(xiàn)什么問題？的延時(shí)，電路會(huì)出現(xiàn)什么問題？異步計(jì)數(shù)脈沖的最小周期異步計(jì)數(shù)脈沖的最小周期 Tmin=n tpd。（。（n為位數(shù)）為位數(shù)） 典型集成電路典型集成電路中規(guī)模集成電路中規(guī)模集成電路74HC/HCT393中

15、集成了兩個(gè)中集成了兩個(gè)4位異步位異步二進(jìn)制計(jì)數(shù)器在二進(jìn)制計(jì)數(shù)器在 5V、25工作條件下，工作條件下，74HC/HCT393中每級(jí)觸發(fā)器的傳輸延遲時(shí)間典型值為中每級(jí)觸發(fā)器的傳輸延遲時(shí)間典型值為6ns。 1CP 1 2 1 1CRR 1Q0 1Q1 1Q2 1Q3 3 4 5 6 2CP 112 2CRR 2Q0 2Q1 2Q2 2Q3 119 8 74HC/HCT393的邏輯符號(hào)的邏輯符號(hào)Q0在每個(gè)在每個(gè)CP都翻轉(zhuǎn)一次都翻轉(zhuǎn)一次Q1僅在僅在Q0=1后的下一個(gè)后的下一個(gè)CP到來時(shí)翻轉(zhuǎn)到來時(shí)翻轉(zhuǎn)FF0可采用可采用T=1的的T觸發(fā)器觸發(fā)器FF1可采用可采用T= Q0的的T觸發(fā)器觸發(fā)器Q3僅在僅在Q0=

16、Q1=Q2=1后的下后的下一個(gè)一個(gè)CP到來時(shí)翻轉(zhuǎn)到來時(shí)翻轉(zhuǎn)FF2可采用可采用T= Q0Q1的的T觸發(fā)觸發(fā)器器Q2僅在僅在Q0=Q1=1后的下一個(gè)后的下一個(gè)CP到來時(shí)翻轉(zhuǎn)到來時(shí)翻轉(zhuǎn)FF3可采用可采用T= Q0Q1Q2的的T觸發(fā)器觸發(fā)器4位二進(jìn)制計(jì)數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進(jìn)位輸出進(jìn)位輸出電路狀態(tài)電路狀態(tài)計(jì)數(shù)順序計(jì)數(shù)順序(2)二進(jìn)制同步加計(jì)數(shù)器二進(jìn)制同步加計(jì)數(shù)器 FF0 1D C1

17、T0=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 4位二進(jìn)制同步加計(jì)數(shù)器邏輯圖位二進(jìn)制同步加計(jì)數(shù)器邏輯圖CE=0保持不變保持不變CE=1計(jì)數(shù)計(jì)數(shù) CEQQQQQQTCEQQQQTCEQQTCET0120123010120010 Q0 CP Q1 Q2 Q3 1tpd 4位二進(jìn)制同步加計(jì)數(shù)器時(shí)序圖位二進(jìn)制同步加計(jì)數(shù)器時(shí)序圖 D0 & 1 & 1 & 1 FF0 1D C1

18、R Q Q = & & & 1 FF1 1D C1 R Q Q = & & & 1 FF2 1D C1 R Q Q = & & & 1 FF3 1D C1 R Q Q = = 1 1 Q0 1 Q1 1 Q2 1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 CET CEP PE CP CR (2)典型典型 集成計(jì)數(shù)器集成計(jì)數(shù)器74LVC1612選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LVC161邏輯功能表邏輯功能表輸輸 入入輸輸 出出清零清零預(yù)預(yù)置置使能使能時(shí)鐘時(shí)鐘預(yù)置數(shù)據(jù)輸入預(yù)置數(shù)據(jù)輸入計(jì)計(jì) 數(shù)數(shù)

19、進(jìn)進(jìn)位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH計(jì)計(jì)數(shù)數(shù)*CR的作用？的作用？PECRPE的作用？的作用？(2)(2)時(shí)序圖時(shí)序圖 CR PE CP CEP CET Q0 Q1 Q2 Q3 TC 計(jì)計(jì)數(shù)數(shù) 保保持持 異異步步清清零零 同同步步預(yù)預(yù)置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q0例例6.5.1 試用試用74LVC161構(gòu)成模構(gòu)成模216的同步二進(jìn)制計(jì)數(shù)器。的同步二進(jìn)制計(jì)數(shù)器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2

20、 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 LD PE D0 D1 D2 D3 CEP CET CP TC

21、 IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 2. 用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制

22、計(jì)數(shù)器用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器 例例 用用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。構(gòu)成九進(jìn)制加計(jì)數(shù)器。 解：九進(jìn)制計(jì)數(shù)器應(yīng)有解：九進(jìn)制計(jì)數(shù)器應(yīng)有9個(gè)狀態(tài)，而個(gè)狀態(tài)，而74 LVC 161在計(jì)數(shù)過程中在計(jì)數(shù)過程中有有16個(gè)狀態(tài)。如果設(shè)法跳過多余的個(gè)狀態(tài)。如果設(shè)法跳過多余的7個(gè)狀態(tài)，則可實(shí)現(xiàn)模個(gè)狀態(tài)，則可實(shí)現(xiàn)模9計(jì)數(shù)器。計(jì)數(shù)器。(1) 反饋清零法反饋清零法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q

23、2Q1Q0 (2) 反饋置數(shù)法反饋置數(shù)法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 1 1 1 6.5.116.5.126.5.136.5.141. 異步二異步二-十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器 CP1 CP0 CR 1 1 FF0 C R 1 Q0 Q1 Q2 Q3 1 1 1 1

24、 C R C R & FF1 FF2 FF3 C R 1 1 1 1 1 1 1 1 1 將圖中電路按以下兩種方式連接：將圖中電路按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。試分析它們的邏輯輸出狀態(tài)。0CP1CP 接計(jì)數(shù)脈沖信號(hào)，將接計(jì)數(shù)脈沖信號(hào)，將Q0與與相連；相連；（1）1CP0CP 接計(jì)數(shù)脈沖信號(hào)，將接計(jì)數(shù)脈沖信號(hào)，將Q3與與相連相連（2）兩種連接方式的狀態(tài)表兩種連接方式的狀態(tài)表計(jì)數(shù)順序計(jì)數(shù)順序連接方式連接方式1（8421碼）碼）連接方式連接方式2（5421碼）碼）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100CP0CP1CR 74HCT390Q0 Q1 Q2 Q3C0CP0CP1CR 74HCT390Q0 Q1 Q2 Q3C1CLK&am