14.二輸入異或門電路的VHDL設計_第1頁
14.二輸入異或門電路的VHDL設計_第2頁
14.二輸入異或門電路的VHDL設計_第3頁
全文預覽已結束

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

1、重慶科創職業學院授課方案（教案）課名： 教 師： 班級: 編寫時間： 課題： 二輸入異或門電路的VHDL設計授課時數2教學目的及要求：1.掌握二輸入異或門的VHDL相關語法2.熟悉用VHDL設計程序并進行軟件和硬件設計教學重點： Process語句的使用教學難點： 設計多種方法的實現教學步驟及內容 ： 一.復習舊課二.新課1.VHDL理論知識講解，process 語句2.設計任務：設計一個二輸入異或門，a, b為數據輸入端的端口名， y為輸出。3.設計過程：（1）輸入設計項目并將其設為當前項目（2）在文本編輯窗中設計輸入二輸入異或門的VHDL代碼方法一：library ieee;use iee

2、e.std_logic_1164.all;entity xor2 is port (a,b:in std_logic; y:out std_logic);end xor2;architecture xor2_1 of xor2 is begin y y y y y y = X; end case; end process p;end xor2_2;4.項目編譯選擇目標器件。選擇菜單命令Assign | Device，彈出Device對話框。選擇對話框的Device Family下拉列表框中的目標器件(EPM7128SLC84-10)引腳指定，編譯。5.項目時序仿真創建波形文件輸入信號節點設置仿真時間編輯輸入節點波形-運行仿真。6.引腳指定指定輸入輸出對應的芯片的引腳，注意一些引腳不能用。選擇菜單命令Assign | Pin/Location/Chip，將設計的二輸入異或門與目標芯片(EPM7128SLC84-10)聯系起來。旁批欄：7.程序下載Max+PlusII-progeammer-JTAG-Multi-Device JTAG chain setup-Select Programming file 找到.pof 文件-add-OK8.實驗箱上現象的分析描述與驗證。三.小結：對學生在實驗過程中遇到的問題進行分析，總結，做出合理的

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論