1、FPGA BANK選擇頁面中的圖是所選部件物理表示的架構視圖。默認情況下， MIG 將使用推薦的選擇，地址/控制BANK和數據BANK是根據V6對不同頻率的規則限定的。選擇您想要使用的BANK for內存接口，你用不著選擇的實際的引腳。默認情況下MIG將使用所選bank中的任意引腳for內存接口。設計規則：· 設計最大頻率：o -1 FPGA 速度級器件： 400 MHzo -2 和-3 FPGA 速度級器件： 533 MHzo 只有-2 FPGA 速度等級的 CXT 設備只要303 MHz支持o 低功耗V6設備只需303303 MHz· 頻率超過333 MHz，只有數據寬

2、度低于72位被容許。頻率低于333 MHz 數據寬度低于144 位被允許· 內存類型、 內存部件和數據寬度被限制基于所選的 FPGA 器件、 FPGA 器件速度等級和設計頻率 BANK的選擇規則： · 地址/控制組只能選擇在內部列BANK· 第一個選定的地址/控制組將有 CK 0 和 CK #0 引腳· 包含CK 0 和 CK #0的BANK，會有該MMCM應用與該H-Row· 對于設計頻率400 MHz或更高，只有內部列BANK被允許用于數據組的選擇。對于設計頻率為400 MHz以下，內部和外部列BANK被允許數據組的選擇o 內部或

3、外部列BANK被唯一的允許for選擇·位于，包含CK 0和CK #0 的BANK的上面一行、 下面一行和同一行，的內外側BANK,是可用的for數據組引腳選擇· 此限制被一個稱為vicinity box 的邊界箱描述·系統時鐘組只能被選擇在包含GC引腳的BANK或者位于，和分配的MMCM同一H-ROW的內部BANK。 · 控制和狀態引腳即sys_rst，error等，在系統時鐘BANK中分配.· 由于采用不同的電壓標準，系統時鐘組與其余的設計組針腳 （地址/控制組和數據組） 不能共存于同一BANK。· 一個主BANK必須被選擇for每

4、個列,假如系統時鐘BANK不能作為主BANK   引腳分配規則：· 地址/控制組：o 包含 A、BA、 CK、 CK #、 CKE、 CS #、 RAS #、 CAS #、 WE #、 ODT， RESET #o 只能選擇內部列BANKo 內存時鐘信號 （CK 0 和 CK#0) 分配給差分對引腳 （P N pair）o VRN/VRP 引腳若被用于引腳分配，DCI級聯應該被采用，用以支持地址/時鐘的 DCI 標準PS: XILINX公司的Virtex系列FPGA芯片上，每個BANK都有一對VRP/VRN管腳。VRP/VRN管腳是一對多功能管腳，當一個B

5、ANK使用到某些DCI（Digitally Controlled Impedance數控阻抗）接口電平標準時，需要通過該BANK的VRP/VRN管腳接入參考電阻。此時，VRN通過一個參考電阻R上拉到Vcco，VRP通過一個參考電阻R下拉到地。VRP/VRN管腳提供一個參考電壓供DCI內部電路使用，DCI內部電路依據此參考電壓調整IO輸出阻抗與外部參考電阻R匹配。當使用到DCI級聯時，僅主BANK（master）需要通過VRP/VRN提供參考電壓，從BANK（slave）不需要使用VRP/VRN，從BANK的VRP/VRN管腳可當成普通管腳使用。當VRP/VRN不用于DCI功能時，可用于普通管腳

6、。不需要VRP/VRN外接參考電阻的DCI輸出接口電平標準有：HSTL_I_DCI HSTL_III_DCI HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_I_DCI SSTL18_I_DCI SSTL15_DCI不需要VRP/VRN外接參考電阻的DCI輸入接口電平標準有：LVDCI_15 LVDCI_18 LVDCI_25 LVDCI_DV2_15 LVDCI_DV2_18 LVDCI_DV2_25o 如果數據組沒分配到地址/控制BANK，VREF引腳可以用來分配· 數據組:o 包含 DQ、DM、DQS 和 DQS # 信號o DQS由，與，和它對應的DQ

7、S 和 DQS # 引腳，相關的DQ 和DM引腳構成o DQS 和 DQS # 引腳必須分配到P-N對。o 一個BANK中的每一個DQS組被分配到，為BUFIO預留的CC-P引腳o在一個分配給數據組引腳的BANK列中，至少有一個BANK應該有為BUFR保留的CC-P引腳 o VREF 針腳不能用于引腳分配o 如果在一個BANK中，VRN VRP 引腳被用于引腳分配，又要支持 DCI，那DCI 級聯功能就被應用。在這種情況下，必須選擇一個主BANK。· 系統時鐘組：o 組成o design時鐘： sys_clk_p，sys_clk_n （差分） 或 sys_clk （單端）o 參考時鐘

8、： clk_ref_p，clk_ref_n 或 clk_ref o 'sys_rst'，design復位引腳o 'error' 和 'phy_init_done' 狀態引腳o在DIMM設計中，這組還包含Sda 和 scl 引腳o 在ECC可用的設計中，這一組還包括ECC error引腳 'app_ecc_multiple_err'o 'error' 引腳分配只為了example designso 只能分配到內部列BANK。o如果system時鐘BANK是BANK24 25，34，35中任一個GC 引腳分配給desi

9、gn時鐘和參考時鐘， o CC引腳被分配給design時鐘和參考時鐘，假如system時鐘BANK位于地址/控制BANK H-ROW of allocated MMCM(即使此BANK是BANK24 25，34，35中任一個)o 這一組是2.5 v IO 標準· 主BANK：o 除了system時鐘BANK，任何一個in a given column of banks which are only within the vicinity的BANK可以被選作主BANKo 主BANK必須有未使用的 VRN/VRP 引腳。O任何在given列的數據組BANK當做從BANK，假如一個主BAN

10、K被選擇在這一列，同樣的被given在生成的 UCF 文件中· BUFR 分配規則：o 在BANK列中，如果有數據組引腳分配，那至少有一個BANK必須有 CC_P引腳被預留給 BUFRo 在BANK列中，如果只有一個BANK分配給數據組引腳，那么在同一個BANK必須預留CC-P引腳給 BUFR o 上述規則對x8 and x16 part designs有效o 對于x4 part designs,為了在單個BANK容納更多的數據寬度，BUFR常常被分配在所選的數據組BANK的上方或下方BANKo 在BANK列中，如果有兩個連續的BANK分配給數據組引腳，那么數據組bank（of地址/

11、控制BANK行）必須預留CC P pin為 BUFR o在BANK列中，如果有三個連續的BANK分配給數據組引腳，那么中間的BANK必須預留CC-P引腳給 BUFRo在BANK列中，如果有兩個BANK分配給數據組針腳and介于中間的bank（地址/控制BANK行） 處于空閑狀態，那么一個CC-P引腳被保留在相同的空閑BANKo 如果數據組附近只有兩個BANK行，在BANK列中如果一個BANK分配數據組引腳和另一個BANK分配給非數據組針腳 （地址/對照組或系統時鐘組），非數據組bank必須有 CC-P引腳被預留給 BUFRo如果數據組附近有三個BANK行，在BANK列中如果至少一個BANK分配

12、給數據組引腳and中間的BANK（地址/控制bank行）分配給非數據組引腳（地址/控制組或系統時鐘組），非數據組BANK會有 CC-P pin 預留 給BUFR · 對于任何組，引腳分配的優先順序如下：o 在給定的BANK列，引腳分配偏好降序排列。遵從BANK自頂向下的順序o在給定的BANK中，引腳分配按自頂向下的順序o 列的優先順序： 內部左邊列、 內部右邊列、 外部左邊列，外部右邊列 注釋： 它是不可能在不使用內部 VREF option的情況下，用一個在單個BANK中的8位part適配一個8位設計 · 地址/控制組需要26個引腳·需要預留一個額外的引腳為BUFR在地址/控制BANK,見上文 BUFR 分配規則· 可用的 IOs(AIOs) 有 13個 （40-27)· 有關選擇數據在地址/控制BANK，可用 IO(AIO) 將變為 11個，o 由于 8 位數據共需要12 個引腳，所以不可能使用地址/控制BANK分配數據組