1、摘要電子系統設計是電子、通信、雷達、信息、計算機、電力系統及自動化等電類專業和機電一體化等非電類專業的一門重要的專業基礎課。隨著電子信息的迅速發展，對其改革呼聲愈來愈強烈，在這方面的研究也不斷取得令人矚目的成果。而用來設計二進制的除法器，更為重要，本設計是對二進制除法器的常規算法進行了一定上的改進。讓算法的到更新的算法。會方便我們的學習、工作、生活。在以后的生活中會用到更多。讓其成為高效率的數字設計。關鍵詞：二進制 除法器 控制器ABSTRACTIt is an electron that the electronic system is designed, it is not electri

2、city a specialized important professional basic course that such electricity specialities as the communication, radar, information, computer, power system and automation,etc. and electromechanics integrate etc. With the rapid development of electronic information, stronger and stronger to its reform

3、 voice, making the achievement attracting people's attention constantly too in research in this respect. And is used for designing the divider of the binary scale, even more important, it is that a routine algorithm to the binary scale divider has carried on the improvement sure to have to origi

4、nally design. Algorithm letting the arriving of the algorithm upgrade. Will facilitate our study, work, living. Will be used more in the life afterwards. Let it become high-efficiency figure to design.   Keyword: Binary scale Divider controller 目 錄摘要1前言41緒論51.1什么是數字系統51.2 數字系統的基本模型51.3 數字系

5、統與邏輯功能部件的區別61.4 數字系統設計的一般過程62確定二進制除法器的系統方案92.1 確定二進制除法器運算的算法92.2 二進制除法的運算原則92.3 二進制除法的運算算法的改進92.4 二進制除法器的流程和總體方框圖103二進制除法運算的具體設計113.1寄存器113.1.1 寄存器的概念113.1.2 寄存器的工作原理113.1.3 移位寄存器123.2 二進制除法器的控制電路設計143.3 D觸發器163.4 移位寄存器的設計173.5 加/減的設計如圖204信號的同步化問題234.1 輸入信號同步化234.2輸出信號同步化24謝辭32參考文獻：34前 言數字電路是存儲、傳送、變

6、換和處理數字信息的一類電子電路的總稱，是計算機等各類數字設備賴以存在的重要基石。計算機的中的CPU、存儲器和I/0接口，數字通信中的編碼器、譯碼器、緩存器，數字電視和數碼相機中的信息存儲和處理單元，都廣泛采用了數字電路。即使像調制解調器這類過去通常用模擬電路實現的器件，今天也越來越多地采用了數字電路來實現。可以毫不夸張地說，數字化已成為當今電子技術的發展潮流，數字電路代表了電子電路的發展方向。人們完全有理由相信，隨著微電子技術和信息處理技術飛速發展，數字電子技術和數字電路將更多地滲透到人們的日常生活中。1 緒論數字系統概述1.1什么是數字系統 在數字電子技術領域內，由各種邏輯器件構成的能夠實現

7、某種單一特定功能的電路稱為功能部件級電路，例如前面各章介紹的加法器、比較器、譯碼器、數據選擇器、計數器、移位寄存器、存儲器等就是典型的功能部件級電路，它們只能完成加法運算、數據比較、譯碼、數據選擇、計數、移位寄存、數據存儲等單一功能。而由若干數字電路和邏輯部件構成的、能夠實現數據存儲、傳送和處理等復雜功能的數字設備，則稱為數字系統（Digital System).電子計算機就是一個典型的復雜數字系統。1.2 數字系統的基本模型按照現代數字系統設計理論，任何數字系統都可以遵照計算機結構原理，從邏輯上劃分為控制子系統和數據子系統兩部分。其中控制子系統又稱為控制器，數據子系統又稱為受控電路。數字系統

8、的基本結構模型如圖1所示，核心虛線框內）包括控制器電路和受控電路。圖1數字系統的基本結構模型 （1）受控電路一般是由若干功能部件按一定方式相互連接而成，是數字系統中數據傳送、存儲和處理的單元。它從控制器接收控制信號，并把鼻堤過程中產生的狀態信號反饋給控制器，在控制電路的信號控制下可以完成各科操作，如計數運算、邏輯運算等。 （2）控制器是一個時序電路，是控制系統內各部分協同工作的電路，它根據外部輸入信號以及受控電路送來的反映當前狀態的內部應答信號，產生對受控電路的控制信號以及系統對外界的輸出信號，使整個系統同步協調、有條不紊地工作，確保數字系統能完成預期的任務。 （3）存儲器電路用來存儲數據和各

9、種控制信息，以供控制器調用。存儲器和數字系統的核心部件之間通過傳輸線相互連接。傳輸信息、處理信息和存儲信息都要花費時間。當信息被傳送到核心部件且被處理時，存儲器則保存并源源不斷地供給信息，而計算的結果又被送回到存儲器。在數字系統中，這種活動是周期性的。 （4）輸入、輸出接口則主要用于系統和外界信息。數字系統既然是交互式的，就必須從外部環境接收信息。并將處理的結果信息供給外部環境。這種功能由輸入、輸出接口電路來實現。1.3 數字系統與邏輯功能部件的區別數字系統與邏輯功能部件的區別主要在以下3個方面。 （1）功能不同 邏輯功能部件的功能比較單一。前幾章所介紹的全加器、譯碼器、寄存器和存儲器等都是邏

10、輯功能部件。 而數字系統的功能較為復雜，由若干邏輯部件組成，能夠按照要求產生或加工處理數字信息，如牛頓-拉夫申迭代數值計算系統、電子計算機等。 （2）結構不同 邏輯功能部件不含控制部件，不能按照一定的程序進行操作。因此不論電路規模大小，大致大容量存儲器，小至全加器均只能看作是一個邏輯功能部件。 而凡是有控制部件且能按照一定程序進行操作的電路，不論電路規模大小均屬于數字系統。 （3）設計方法不同 邏輯功能部件的設計過程，一般采用自下而上的方法。即先按照任務要求建立真值表或狀態表，對邏輯功能進行描述，然后進行邏輯化簡或狀態化簡，最后完成電路的設計。 數字系統的設計過程則先采用自上而下的設計方法，即

11、將整個系統劃分為若干子系統，并在劃分子系統的過程中對不同的方案進行試探或比較，將系統功能由大到小、由粗至精地進行分解，直至可用基本邏輯功能部件實現。然后，再采用自下而上的設計方法，在完成各個子系統的設計之后，把子系統連成整體，并進行整體功能的驗證和檢查，如果不滿足設計要求，還需要再對子系統的劃分進行修正。總之，數字系統的設計過程是一系列的試探過程，往往需要通過一定的反復才能真正完成。1.4 數字系統設計的一般過程當前，數字系統普遍采用自頂向下(Top-Down)的設計方法，這里的“頂”就是指系統的功能；“向下”就是指將系統由大到小、由粗到精進行分解，直至可用基本模塊實現。自頂向下設計方法的一般

12、過程大致上可以分為四步，如圖2所示。(1)系統調研，確定總體方案接受一個數字系統的設計任務后，首先應對設計課題進行充分的調研，深入了解待設計系統的功能、使用環境與使用要求，選取合適的工作原理與實現方法，確定系統設計的總體方案。這是整個設計工作中最為困難也最體現設計者創意的一個環節。因為同一功能的系統有多種工作原理和實現方法可供選擇，方案的優劣直接關系到所設計的整個數字系統的質量，所以必須對可 圖2 數字系統設計過程以采用的實現原理、方法的優缺點進行全面、綜合的比較、評判，慎重地加以選擇。總的原則是，所選擇的方案既要能滿足系統的要求，又要結構簡單，實現方便，具有較高的性能價格比。(2)邏輯劃分，

13、導出系統框圖系統總體方案確定以后，可以根據數據子系統和控制子系統各自的特點，將系統從邏輯上劃分為數據子系統和控制子系統兩部分，導出包含有必要的數據必要的數據信息、控制信息和狀態信息的結構框圖。邏輯劃分的原則是，怎樣更有利于實現系統的工作原理，就怎樣進行邏輯劃分。為了不使這一步的工作太過復雜，結構框圖中的各個邏輯模塊可以比較籠統、比較抽象，不必受具體芯片型號的約束。(3)功能分解，構造數據子系統邏輯功能劃分后獲得的數據子系統結構框圖中的各個模塊還比較抽象，功能也可能還比較復雜，必須進一步對這些模塊進行功能分解，直到可用合適的芯片或模塊來實現具體的存儲和處理功能。適當連接這些芯片、模塊，就可構造出

14、數據子系統的詳細結構。必須注意，為了簡化控制子系統的設計，數據子系統不僅要結構簡單、清晰，而且要便于控制。(4)算法設計，實現控制子系統根據導出的數據子系統結構，編制出數字系統的控制算法，得到數字系統的控制狀態圖，并采用同步時序電路設計的方法完成控制子系統的設計。數字系統的控制算法反映了數字系統中控制子系統對數據子系統的控制過程，它與系統所采用的數據子系統的結構密切相關。例如，某個數字系統中有10次乘法操作，且參與乘法操作的數據可以同時提供。如果數據子系統有10個乘法器，則控制算法中就可以讓這10次乘法操作現時完成；但如果數據子系統中只有一個乘法器，則控制算法就是逐個完成這10次乘法操作。因此

15、，算法設計要緊密結合數據子系統的結構來進行。一般來講，數據子系統通常為人們熟悉的各種功能電路，無論是采用現成模塊還是自行設計，都有一些固定的方法可循，不用花費太多精力。相對說來，控制子系統的設計要復雜得多。因此，人們往往認為數字系統設計的主要任務就是要設計一個好的控制子系統。經過上述四個步驟后，數字系統設計在理論上已經完成。為了保證系統設計的正確性和可靠性，如果有條件的話，可以先采用EDA軟件對所設計的系統進行仿真，然后再用具體器件搭設電路。搭設電路時，一般按自底向上的順序進行。這樣做，不僅有利于單個電路的調試，而且也有利于整個系統的聯調。因此，嚴格地講，數字系統設計的完整過程應該是“自頂向下

16、設計，自底向上集成”。必須指出，數字系統的上述設計過程主要是針對采用標準集成電路的系統而言的。實際上，除了采用標準集成電路外，還可以采用PLD器件或微機系統來實現數字系統，此時的設計過程會略有不同，例如采用PLD器件設計數字系統時，就沒有必要將系統結構分解為一些市場上可以找到的基本模塊；在編寫出源文件并編譯仿真后，通過“下載”就可獲得要設計的系統或子系統。2 確定二進制除法器的系統方案2.1 確定二進制除法器運算的算法確定二進制除法器的系統方案，實際上就是要確定完成二進制除法器運算的算法。讓我們看一下二進制除法（1011）2÷（11）2=（11）2的筆算過程，如圖3所示。2.2 二進

17、制除法的運算原則由圖3可知，（1）除法運算實際上就是從被除數中反復減去除數。減的原則是：從被除數的最高位開始，將被除數與除數比較且相減。當夠減是，減去除數，商為1；不夠減時，減去0且商也為0。除法運算過程就是不斷地作右移一減法操作。（2）商的位數與被除數的位數相同，余數的位數與除數相同。由此可以得出，除法器應有一個2N位的寄存器放被除數；為了便于商的逐位置入，用一個2N位的移位寄圖3 二進制筆算算法（N=2）存器存放商；由于減法過程中除數不斷右移，所以對于N位除數來說需要一個2N位寄存器來存放；一個N位寄存器放余數，另外還需一個2N位減法器。 2.3 二進制除法的運算算法的改進如果我們將除數右

18、移改為被除數左移，仍進行二進制的除法。可以將除法運算過程重新演示于圖3。 在此算法中，除數存放在N位（N-1，0）寄存器中，并作為減法器的一個輸入數。被除數存放在3N+1位中（3N，0）的左移移位寄存器的低2N位（2N-1，0）中，高N+1位（3N，2N）置0，此高N+1位中的值作為減法器的另一個輸入數。減法器N+1位。商放在2N位左移移位寄存器中，初始化置0。除法開始時先將被除數及商左移1位，然后作減法運算。減法器的差置回被除數寄存器的高N+1位（3N,2N）中。商則置于商寄存器的最低位中。取商的原則是差數為正，則商為1；如果差是負數則商為0，同時應向被除數中回加除數。進行2N次移位及相減操

19、作之后，在被除數寄存器的最高位N+1位中留下的值就是余數（只輸出低N位）。圖4 改進的二進制除法算法（N=2）2.4 二進制除法器的流程和總體方框圖根據此算法，可以畫出二進制除法器的詳細流程圖和總體方框圖，分別如圖5 示和圖6示 。在確定除法器方案的過程中，我們已將系統劃分為控制器與被控制器（數據子系統）兩部分，數據子系統應包括寄存器和運算器兩個部件。控制子系統按算法要求順序地向數據子系統發出置數、移位和加減等各種操作命令。 圖5二進制除法器詳細流程圖3 二進制除法運算的具體設計3.1寄存器 寄存器的概念寄存器是數字系統的一個重要部件，用于暫時存放參與運算的數據、運算結果和指令等，屬于中規模集

20、成電路。由于寄存器主要用來存放二進制信息，因此具有記憶功能的觸發器是構成寄存器的主要邏輯元件。因為一個觸發器能存儲一位二值代碼，所以用n個觸發器組成的寄存器可以存儲n位二進制代碼。另外，寄存器還有一些接收數據的控制門，以便在同一個接收命令作用下使寄存器中的各個觸發器同時接收信息。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩類。基本寄存器只能并行送入數據，需要時也只能并行輸出。移位寄存器中的數據可以在移位脈沖作用下逐位右移或左移，數據既可以并行輸入/輸出，也可以串行輸入/輸出，還可以并行輸入、串行輸出，或串行輸入、狀告輸出，十分靈活，用途也很廣。 寄存器的工作原理由于寄存器中的觸發器只

21、要求具有置1、置0功能，因此可用同步RS結構觸發器、主從結構觸發器或邊沿觸發結構的觸發器組成。下面由邊沿D觸發器組成的4位寄存器（如圖7所示）為例簡單分析寄存器的工作原理。由圖7可知，D3 D0寄存器的并行數碼輸入端，Q3Q0為并行數碼轉子間嵴。當時釧信號的上升沿到來時，D3D0被并行轉入到4個觸發器中，即觸發器的輸入同時被鎖存，這時寄存器的輸出Q3Q2Q1Q0=D3D2D1D0，即輸入數據由CP控制同時被輸出。觸發器的這種工作方式叫作并行輸入、并行輸出方式。常用的中規模集成基本寄存器有74175（四位）、74273（8D觸發器組成，有清零端）和CC4076等其中74175的邏輯圖如圖8所示。

22、74175的邏輯功能如表1所示。圖8 74LS175的邏輯圖表1 基本寄存器74175的邏輯功能表RDCPQ0n+1Q1n+1Q2n+1Q3n+1工作狀態0 異步置01 D0D1D2D3并行輸入1 01 1 1 Q0nQ1nQ2nQ3n保持 移位寄存器要數字系統中，常常要求寄存器要有移位功能。例如，在進行簡潔運算時，要求將部分積右移；在進行除法運算時，則要求將余數左移。另外在將并行傳遞的數據轉換成串行傳送的數據或將品德傳遞的數據轉換成并行傳送的數據的過程中，也需要移位。除具有寄存器的功能處，所存儲的數碼在時鐘脈沖的作用下還可以移位的寄存器稱為移位寄存器。移位寄存器不但可以存放數碼，而且在移位脈

23、沖的作用下，寄存器中的𥼹可根據需要向左或向右移位。因此移位寄存器分為單身移位寄存器和雙向移位寄存器，下面分別討論。 (1)單向移位寄存器根據數碼的移位方向分：單向移位寄存器可分為左移寄存器和右移寄存器。左移寄存器：在時鐘脈沖的作用下，低位寄存器的數碼送給高位寄存器，作為高位寄存器的次態輸出。右移寄存器：在時鐘脈沖的作用下，高位寄存器的𥼹送給低位寄存器，作為低位寄存器的次態輸出。在圖9，RS觸發器相當于D觸發器，當時鐘信號到來，觸發器的狀態Q取決于信號輸入端D（S）。串行輸入數據在時候CP的作用下，逐位輸入。并且第一個時鐘信號，輸入及Q3Q2Q1Q0可得到4位并行

24、輸出，實現串并轉換。再經過4個時鐘信號的作用，存儲在Q3Q2Q1Q0中的數據又逐位從串行輸出端Q3全部移出，實現并串轉換。例如，在4個時鐘周期內輸入數據依次為1、0、1、1，而移位寄存器的初始狀態為Q3nQ2nQ1nQ0n=0000，則在時鐘CP的作用下，移位寄存器里數據的移動情況如表2所示。表2 單向移位寄存器的狀態轉換表CP串行輸入Q0n+1Q1n+1Q2n+1Q3n+1串行輸出00000011100002111000300110041101115001011600010070000118000000 (2)雙向各單位寄存器在單向移位寄存器的甚而上適當加入一些控制電路和控制信號，就可將右移

25、位寄存器和左移位寄存器結合在一起，構成幽微移位寄存器。常用的中規模集成芯片有74194等。 74194是由4個觸發器FF0、FF、FF、FF和各自的輸入控制電路組成的4位雙向移位寄存器，其邏輯電路圖和邏輯符號分別如圖10（a)和(b)所示。在圖10中，Dsr為數據左移串行輸入端，DSL為數據左移串行輸入端，D0D3為數據并行輸入端，Q0Q3為數據并行輸出端，S1、S0，為工作狀態控制端，Cr為異步置零端。74LS194是一種功能比較復合的移位寄存器。它具有左移、右移、并行輸入數據、保持以及置零5種功能，具體如表3所示。表3雙向位寄存器74LS194的功能表3.2 二進制除法器的控制電路設計 根

26、據二進制除法器的ASM圖（附圖所示），可知其控制器共有10個狀態。故先用四位二進制計數器74LS161,作為狀態寄存器。 首先按次態編碼盡可能為現態編碼加1（計數狀態）的原則進行狀態編碼，編碼值示于ASM圖的各狀態右上角。由狀態編碼及ASM圖中的狀態轉換條件和規則，列出74LS161操作表，如圖11所示。 按照74LS161的操作表，填寫計數器功能控制端ENP、load 的卡諾圖如圖12所示，列出計數器74LS161的置數表于表4所示，從此置數表可以得到計數器置數端D'3D'0的函數表達式如下： D'3=S6（CNT=2N） D'2=S3D0 （*） D'

27、;1=D'0=(S7+S6j)(CNT=2N)+S5D0 選用兩個數據選擇器74LS150來分別實現在不同狀態晨對ENP和LOAD（*）的要求。數據選擇器的控制端是計數器的輸出Q3Q0。 輸出譯碼應為相應的10個狀態，每個狀態對應的輸出函數可根據二進制除法器控制器輸出信號一覽表構成相應的組合電路（略）。系統時鐘略。最后可畫出二進制除法器的控制器電原理圖如圖13所示。 為了讓數據子系統的操作在各控制信號穩定后再時行，將數據子系統和各移位寄存器的時鐘CP均取系統時鐘的下降邊為有效邊，比控制器的時鐘有效邊滯后半拍。圖13 二進制除法器的控制器電原理圖本例由于沒有提到運算速度要求，因此整個系統

28、均采用一般的74LS系列，也沒有專門設計系統時鐘電路，否則應在器件選擇、系統時鐘設計以及時序問題幾方面給予足夠重視。3.3 D觸發器D觸發器（Delay Flip-Flop)一般采用在時鐘CP上升沿觸發翻轉的邊沿觸發電路結構，其邏輯符號、真值表、狀態圖、激勵表如圖14所示。其中，CP為時鐘信號輸入端，D為激勵信號輸入端，Q和Q（*）為互補狀態輸出端，符號“>“表示動態輸入，說明觸發器應加于該輸入端的CP信號的邊沿。從真值表可見，D觸發器具有如下邏輯功能特點：不管觸發器的現態是0還是1，當時脈沖CP的上升沿到來后，觸發器都將變成與時鐘脈沖上升沿到來時的D端輸入值相同的狀態，即相當于將數據D

29、存入了D觸發器中，因此，D觸發器特別適合于寄存數據。從真值表直接寫出D觸發器的特征方程：Qn+1=Dn圖14(e)中的激勵表用來反映觸發器從某個現態轉向規定的次態時，在其激勵輸入端所必須施加的激勵信號，常在時序邏輯電路時使用它。激勵表可由真值表反向推導得到。 D觸發器的工作波形（設Q端初始狀態為0）和脈沖特性如圖3-12所示。從宏觀上看，D觸發器的狀態變化發生在CP脈沖的上升沿。但從微觀上看，D觸發器使用時也要滿足其脈沖特性的要求，如在CP脈沖上升沿過后，D端處加信號至少有長度為th的保持時間。3.4 移位寄存器的設計(1)將余數寄存器置零，將被除數寄存器置數 (2)將被除數左移一位到余數寄存

30、器，之后被除數寄存器為輸出狀態 (3)將余數寄存器并行輸出，并放入減法器中，將A端打開減法器A-B=F,將F值放入一個四位的中間寄存器，并將借位值放入一個借位寄存器，將四位中間寄存器并行置入，同時關閉余數寄存器、減法器和中間寄存器 (4)將借位值與零相與，如果值為1，則商值為0；再次進入循環，將借位值與1相與時，如果值為0，則商值為1；將四位中間寄存器的值裝入移位寄存器，再次進入循環。74198真值表_ | MODE | | SERIAL | PARALLEL | OUTPUTSCLEAR | S1 S0 | CLK | LEFT RIGHT | A . h | QA QB . QG QH-|

31、-|-|-|-|- 0 | X X | X | X X | X | 0 0 0 0 1 | X X | 0 | X X | X | QA0 QB0 QG0 QH0 1 | 1 1 | POS | X X | a . h | a b g h 1 | 0 1 | POS | X 1 | X | 1 QAn QFn QGn 1 | 0 1 | POS | X 0 | X | 0 QAn QFn QGn 1 | 1 0 | POS | 1 X | X | QBn QCn QHn 1 1 | 1 0 | POS | 0 X | X | QBn QCn QHn 1 1 | 0 0 | X | X X |

32、X | QA0 QB0 QG0 QH03.5 加/減的設計如圖74181真值表(加/減) M=H | M=L; Arithmetic Operations Selection | LOGIC | Cn=L | Cn=H S3 S2 S1 S0 | FUNCTIONS | (no carry) |(with carry) -|-|-|- | _ | | 0 0 0 0 | F= A | F=A MINUS 1 | F=A | _ | | 0 0 0 1 | F= AB | F= AB MINUS 1 | F=AB | _ | _ | _ 0 0 1 0 | F= A+B | F= AB MINU

33、S 1 | F=AB | | | 0 0 1 1 | F= 1 | F=MINUS 1(2's comp) | F=Zero | _ | _ | _ 0 1 0 0 | F= A+B | F=A PLUS (A+B) | F=A PLUS(A+B) Plus 1 | _ | _ | _ 0 1 0 1 | F= B | F=AB PLUS(A+B) | F=AB PLUS(A+B)Plus 1 | _ | | 0 1 1 0 | F= A "+" B | F=A MINUS B MINUS 1 | F= A MINUS B | _ | _ | _ 0 1 1 1 |

34、 F= A+B | F= A+B | F= (A+B) PLUS 1 | _ | | 1 0 0 0 | F= AB | F= A PLUS (A+B) | F=A PLUS(A+B)PLUS 1 | | | 1 0 0 1 | F= A "+" B | F= A PLUS B | F=A PLUS B PLUS 1 | | _ | 1 0 1 0 | F = B | F= AB PLUS (A+B) | F=AB PLUS (A+B)PLUS 1 | | | 1 0 1 1 | F = A + B | F = (A + B) | F=(A+B)PLUS 1 | | | 1

35、 1 0 0 | F = 0 | F = A PLUS A | F=A PLUS A PLUS 1 | _ | | 1 1 0 1 | F = AB | F= AB PLUS A | F=AB PLUS A PLUS 1 | | _ | _ 1 1 1 0 | F=AB | F=AB PLUS A | F=AB PLUS A PLUS 1 | | | 1 1 1 1 | F = A | F = A | F= A PLUS 1 4 信號的同步化問題 所謂系統的同步化問題就是設法保證控制器能正確無誤地接收來自外部的信號和來自數據子系統的條件信息，關能作出正確的響應，發出合理的控制信號數據子系統和相

36、應的輸出。同步化問題分為控制器的輸入信號同步化和控制器的輸出信號同步化。4.1 輸入信號同步化 為什么要對輸入信號時行同步化？原因有三點由于系統是同步時序電路，它的運算操作及狀態變化都與時鐘的有效邊同步。若輸入信號是非常短暫的導步信號，控制器很可能根本捕獲不到此異步信號，見圖15有的異步信號的持續時間也許并不短暫，但輸入信號總有一定的建立時間，系統應在該輸入信號達到穩定后才動作。此外，系統的操作和狀態團拜也有一定的持續時間，而輸入信號必須保證在電路穩定后才變化，否則都會產生誤動作。所以系統與異步信號之間一定要同步。條件輸出是某一狀態與輸入信號相與的結果，短暫的異步輸入信號的條件輸出可能只持續很

37、短的時間，以至于受控器無法響應如此短暫的控制脈沖，因此也必須將導頻信號同步化。 導頻信號同步化電路如圖16所示，由一個RS觸發器捕獲信號，然后送到D觸發器產生同步信號。（如果異步信號持續時間輸長，也可以不用捕獲電路）捕獲單元可由D觸發器的QD信號復位，也可由系統的控制器來復位。這里需要提出注意的是，如果我們使輸入信號在CP的上升邊時刻實現了同步，且持續一個時鐘周期，為了使系統可靠地工作，控制器在狀態團拜時間最好在時鐘的下降邊時刻。4.2輸出信號同步化 控制器聽輸出信號也必須同步化的原因在于冒險現象。控制器的一般組成如圖17所示。盡管所有的觸發器都是在系統的同一個CP的跳變沿觸發，但由于每個觸發

38、器的延遲時間不同，它們的輸出不會是同時改變。如圖18所示，由三個觸發器組成的控制器，現態為（000），次態為（111），由于三個觸發器的延遲時間不同，它們可能會經過不同的路徑到過次態。當組合電路對這些不同的中間狀態響應后，輸出就會毛刺或誤操作，稱之為冒險現象。可能通過限制時鐘跳變只允許一個狀態變量變化的方法來消除這些誤操作，但這要增加附加狀態變量觸發器，或者要求適當的狀態編碼。 即使飲品的延遲時間相同，這些狀態變量經過組合電路的不同途徑也會有不同的時延，輸出仍可能會有毛刺。解決這個問題的辦法可以是在輸出信號穩定后再送給受控器，這就是輸出信號的同步化問題，輸出信號的同步化比較簡單，可以在輸出端加

39、一個寄存器，用一個比時鐘脈沖延遲T時間的選通信號給寄存器置數，這就保證了在輸出信號穩定后才使寄存器更新，避免了T時間內輸出的不穩定。圖的三個電路均可作為輸出同步化電路的參考。可以得到控制器的典型結構模式，如圖19所示。74194真值表_ | MODE | | SERIAL | PARALLEL | OUTPUTSCLEAR | S1 S0 | CLK | LEFT RIGHT | A B C D | QA QB QC QD-|-|-|-|-|- 0 | X X | X | X X | X X X X | 0 0 0 0 1 | X X | 0 | X X | X X X X | QA0 QB0

40、 QC0 QD0 1 | 1 1 | POS | X X | a b c d | a b c d 1 | 0 1 | POS | X 1 | X X X X | 1 QAn QBn QCn 1 | 0 1 | POS | X 0 | X X X X | 0 QAn QBn QCn 1 | 1 0 | POS | 1 X | X X X X | QBn QCn QDn 1 1 | 1 0 | POS | 0 X | X X X X | QBn QCn QDn 0 1 | 0 0 | X | X X | X X X X | QA0 QB0 QC0 QD04024真值表Inputs | Output

41、- MR CP | Qg Qf Qe Qd Qc Qb Qa- 1 X | 0 0 0 0 0 0 0 0 NEG | Count 0 NEG | Count74154真值表 _ Inputs | Outputs G1 G2 | D C B A | 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15-|-|-0 0 | 0 0 0 0 | 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 0 0 1 | 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 0 1 0 | 1 1 0 1 1 1 1 1 1 1 1

42、 1 1 1 1 1 0 0 | 0 0 1 1 | 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 0 0 | 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 0 1 | 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 1 0 | 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 | 0 1 1 1 | 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 | 1 0 0 0 | 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 | 1 0 0 1 | 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1