1、計算機組成原理 實 驗 報 告 專 業： 學 號： 學生姓名： 實驗日期： 實 驗 二一、 實驗名稱：超前進位加法器設計二、 實驗目的： 1 掌握超前進位加法器的原理及其設計方法。 2 熟悉CPLD 應用設計及EDA 軟件的使用。三、 實驗設備：PC 機一臺，TD-CMA 實驗系統一套，排線若干。四、 實驗內容：1.了解加法器的工作原理，掌握超前進位產生電路的設計方法. 2.正確將電路原理圖下載到試驗箱中. 3.正確通過實驗箱連線實現4位二進制數的相加并得到正確結果五、 實驗原理： 加法器是執行二進制加法運算的邏輯部件，也是CPU 運算器的基本邏輯部件（減法可以通過補碼相加來實現）。加法器又分

2、為半加器和全加器（FA），不考慮低位的進位，只考慮兩個二進制數相加，得到和以及向高位進位的加法器為半加器，而全加器是在半加器的基礎上又考慮了低位過來的進位信號。 表1-2-1 1 位全加器真值表 A、B 為2 個1 位的加數，Ci 為來自低位的進位，S 為和，Co 為向高位的進位，根據表1-2-1所示的真值表，可得到全加器的邏輯表達式為：S = ABCi + ABCi + ABCi + ABCiCo = AB+ ACi + BCi根據邏輯表達式，可得到如圖1-2-1 所示的邏輯電路圖。有了1 位全加器，就可以用它來構造多位加法器，加法器根據電路結構的不同，可以分為串行加法器和并行加法器兩種。串

3、行加法器低位全加器產生的進位要依次串行地向高位進位，其電路簡單，占用資源較少，但是串行加法器每位和以及向高位的進位的產生都依賴于低位的進位，導致完成加法運算的延遲時間較長，效率并不高。 C0 = 0Ci+1 = AiBi + AiCi + BiCi = AiBi + (Ai + Bi)Ci設gi = AiBipi = Ai + Bi則有：Ci+1 = gi + piCi = gi + pi(gi-1 + pi-1Ci-1) = gi + pi(gi-1 + pi-1(gi-2 + pi-2Ci-2) = gi + pi (gi-1 + pi-1(gi-2 + pi-2(g0 + p0C0) =

4、 gi + pigi-1 + pipi-1gi-2 + + pipi-1p1g0 + pipi-1p1p0C0由于gi、pi 只和Ai、Bi 有關，這樣Ci+1 就只和Ai、Ai-1、A0，Bi、Bi-1、B0 及C0有關。所以各位的進位Ci、Ci-1、C1 就可以并行地產生，這種進位就叫超前進位。定義Gi,j = gi + pigi-1 + pipi-1gi-2 + + pipi-1pj+1gjPi,j = pipi-1pj+1pj則有Gi,i = giPi,i = piGi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj

5、從而可以得到表1-2-2 所示的算法，該算法為超前進位算法的擴展算法，這里實現的是一個8 位加法器的算法。表1-2-2 超前進位擴展算法六、 實驗步驟： (1) 根據上述加法器的邏輯原理使用 Quartus II 軟件編輯相應的電路原理圖并進行編譯，其在EPM1270 芯片中對應的引腳如圖1-2-7 所示，框外文字表示I/O 號，框內文字表示該引腳的含義（本實驗例程見安裝路徑CpldAdderAdder.qpf工程）。 (2) 關閉實驗系統電源，按圖1-2-8 連接實驗電路。 (3) 打開實驗系統電源，將生成的POF 文件下載到EPM1270 中去。 (4) 以CON 單元中的SD17SD10

6、 八個二進制開關為被加數A，SD07SD00 八個二進制開關為加數B，K7 用來模擬來自低位的進位信號，相加的結果在CPLD 單元的L7L0 八個LED燈顯示，相加后向高位的進位用CPLD 單元的L8 燈顯示。給A 和B 置不同的數，觀察相加的結果。七、 實驗結果 1、輸入:00100000 00110000 結果:01010000 2、輸入:10100001 01100001 結果:100000010八、 心得體會 實驗的過程不僅體現了我們的動手能力，還考察了我們對所學內容的掌握程度，協助我們更加清晰地了解我們所學習的東西。本次實驗讓我知道了，相比于其他加法器，超前進位加法器最大優點在于減少了進位等待延遲，大大提高了