1、精選優質文檔-傾情為你奉上數字邏輯實驗報告（1）數字邏輯實驗1一、系列二進制加法器設計50%二、小型實驗室門禁系統設計50%總成績評語：（包含：預習報告內容、實驗過程、實驗結果及分析）教師簽名姓 名： 學 號： 班 級： 指 導 教 師： 計算機科學與技術學院20 年 月 日數字邏輯實驗報告系列二進制加法器設計預習報告一、系列二進制加法器設計1、實驗名稱系列二進制加法器設計。2、實驗目的要求同學采用傳統電路的設計方法，對5種二進制加法器進行設計，并利用工具軟件，例如，“logisim”軟件的虛擬仿真功能來檢查電路設計是否達到要求。通過以上實驗的設計、仿真、驗證3個訓練過程使同學們掌握傳統邏輯電

2、路的設計、仿真、調試的方法。3、實驗所用設備Logisim2.7.1軟件一套。4、實驗內容對已設計的5種二進制加法器，使用logisim軟件對它們進行虛擬實驗仿真，除邏輯門、觸發器外，不能直接使用logisim軟件提供的邏輯庫元件，具體內容如下。（1）一位二進制半加器設計一個一位二進制半加器，電路有兩個輸入A、B，兩個輸出S和C。輸入A、B分別為被加數、加數，輸出S、C為本位和、向高位進位。（2）一位二進制全加器設計一個一位二進制全加器，電路有三個輸入A、B和Ci，兩個輸出S和Co。輸入A、B和Ci分別為被加數、加數和來自低位的進位，輸出S和Co為本位和和向高位的進位。（3）串行進位的四位二進

3、制并行加法器用四個一位二進制全加器串聯設計一個串行進位的四位二進制并行加法器，電路有九個輸入A3、A2、A1、A0、B3、B2、B1、B0和C0，五個輸出S3、S2、S1、S0和C4。輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數、加數和來自低位的進位，輸出S= S3S2S1S0和Co為本位和和向高位的進位。（4）先行進位的四位二進制并行加法器利用超前進位的思想設計一個先行進位的四位二進制并行加法器，電路有九個輸入A3、A2、A1、A0、B3、B2、B1、B0和C0，五個輸出S3、S2、S1、S0和C4。輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數

4、、加數和來自低位的進位，輸出S= S3S2S1S0和Co為本位和和向高位的進位。（5）將先行進位的四位二進制并行加法器封裝成一個組件并驗證它的正確性將設計好的先行進位的四位二進制并行加法器進行封裝，生成一個“私有”庫元件并驗證它的正確性，以便后續實驗使用，封裝后的邏輯符號參見圖1-1所示。S3 S2 S1 S0C4 四位二進制并行加法器 C0A3 A2 A1 A0 B3 B2 B1 B0圖1-1“私有”的先行進位的四位二進制并行加法器5、實驗方案設計（1）一位二進制半加器的設計方案設A、B為半加器的輸入，C、S為半加器的輸出，其中S為本位和，C為進位，通過分析可知，當A=B=0時，C=S=0;

5、當A、B中有一個為1時，C=0，S=1;當A=B=1時，C=1,S=0.據此寫出邏輯表達式:S=ABC=AB使用logism做出一位二進制半加器的電路圖，結果如圖1-2所示。圖1-2 一位二進制半加器（2）一位二進制全加器的設計方案設A、B、Ci為全加器的輸入，S、Co為輸出，其中，A、B和Ci分別為被加數、加數和來自低位的進位，輸出S和Co為本位和和向高位的進位，據此可以列出全加器的真值表如表1-1所示。表1-1 全加器真值表ABCiSCo0000000110010100110110010101011100111111利用卡諾圖化簡并進行異或變換得到最簡輸出函數表達式為S=ABCiC0=AB

6、+ACi+BCi=AiBiCi-1+AiBi使用logism做出一位二進制全加器的電路圖，結果如圖1-3所示。圖1-3 一位二進制全加器（3）串行進位的四位二進制并行加法器的設計方案串行進位的四位二進制并行加法器可以由四個一位二進制全加器級聯構成，其中高位的Ci即為其相鄰低位的Co，因此電路從最低位開始運算，得到本進位Ci以及本位后進行次低位的運算，以此類推，直到運算到最高位。設輸入A=A3A2A1A0、B=B3B2B1B0和Co分別為被加數、加數和來自低位的進位，輸出S=S3S2S1S0和Co為本位和和向高位的進位。使用logism做出串行進位的四位二進制并行加法器的電路圖，結果如圖1-4所

7、示。圖1-4串行進位的四位二進制并行加法器（4）先行進位的四位二進制并行加法器的設計方案串行進位的并行加法器高位的運算需要低位的運算結果參與，因此運算速度較慢，需對其進行優化。由全加器的邏輯表達式可知第i位的進位輸出函數Co及本位和函數Si的表達式為Ci=AiBi+AiCi-1+BiCi-1=AiBiCi-1+AiBiSi=AiBiCi-1當第i位被加數Ai和Bi均為1時，有Ci=1，定義Gi=AiBi為進位產生函數。當AiBi=1時，Ci=Ci-1，定義Pi=AiBi為進位傳遞函數，將Pi和Ci代入Ci和Si中得到Si=PiCi-1Ci=PiCi-1+Gi因此4位二進制并行加法器各位的進位輸

8、出函數和輸出函數表達式分別為：C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4S0=P1C0S1=P2C1S2=P3C2S3=P4C3使用logism作出先行進位的四位二進制并行加法器的電路圖，結果如圖1-5所示。圖1-5先行進位的四位二進制并行加法器（5）封裝先行進位的四位二進制并行加法器電路對先行進位的四位二進制并行加法器進行封裝，其中輸入A= A3A2A1A0、B= B3B2B1B0和C0分別為被加數、加數和來

9、自低位的進位，輸出S= S3S2S1S0和Co為本位和和向高位的進位。封裝結果如圖1-6所示.圖1-6先行進位的四位二進制并行加法器封裝圖接下來對該加法器進行測試，由于輸入值得組合較多，這里選取部分輸入進行測試1.輸入A=0B,B=1011B, Co=0B，理論輸出C4=0B,S=1011B，實際輸出如圖1-7所示，與理論結果一致圖1-7 測試樣例12. 輸入A=1111B,B=1111B, Co =1B，理論輸出C4=1B,S=1111B，實際輸出如圖1-8所示，與理論結果一致 圖1-8 測試樣例23. 輸入A=1100B,B=0011B, Co =1B，理論輸出C4=1B,S=0000B，

10、實際輸出如圖1-9所示，與理論結果一致 圖1-9 測試樣例34. 輸入A=0100B,B=1001B, Co =1B，理論輸出C4=0B,S=1110B，實際輸出如圖1-10所示，與理論結果一致圖1-10 測試樣例4數字邏輯實驗報告小型實驗室門禁系統設計實驗報告二、小型實驗室門禁系統設計1、實驗名稱小型實驗室門禁系統設計。2、實驗目的要求同學采用傳統電路的設計方法，對一個“設計場景”進行邏輯電路的設計，并利用工具軟件，例如，“logisim”軟件的虛擬仿真來檢查這個小型實驗室門禁系統的設計是否達到要求。通過以上實驗的設計、仿真、驗證3個訓練過程使同學們掌握小型電路系統的設計、仿真、調試方法以及

11、電路模塊封裝的方法。3、實驗所用設備Logisim2.7.1軟件一套。4、實驗內容設計場景：某小型保密實驗室需要安裝一個門禁系統，用于監測、控制和顯示該實驗室內上班人數，該實驗室只有一個門，最多只能容納15人。假設員工進出實驗室都要刷校園卡，并且保證一次刷卡后有且只有一人能進出。實驗室空置時人數顯示為0，刷卡進入時實驗室人數加1，刷卡離開時實驗室人數減1。當實驗室滿員時，還有員工在門外刷卡進入時，門禁系統“不”動作，系統報警提示滿員。使用logisim軟件對小型電路進行虛擬實驗仿真，除邏輯門、觸發器、7段數碼顯示管外，不能直接使用logisim提供的邏輯元件庫，具體要求如下。（1）設計一個四位

12、二進制可逆計數器電路并進行封裝和驗證它的正確性用D觸發器設計一個四位二進制可逆計數器，并進行封裝。該計數器有一個清零端CLR、一個累加計數脈沖端CPU（輸入刷卡進入請求）、一個累減計數脈沖端CPD（輸入刷卡離開請求），四個計數輸出端QDQCQBQA記錄當前實驗室人數。將設計好的4位二進制可逆計數器進行封裝，生成一個“私有”庫元件，以便后續實驗使用，4位二進制可逆計數器邏輯符號參見圖2-1所示。SD SC SB SACPUCLR 四位二進制可逆計數器 DCP 報警符號邏輯系統封裝后的門禁 CLRUCPg f e d c b a g f e d c ba CPD圖2-1 “私有”的一個4位二進制可

13、逆計數器（2）用實驗1中已封裝的“先行進位的四位二進制并行加法器”設計一個將實驗室內人數轉換成8421BCD碼的電路用實驗一中已封裝的“先行進位的四位二進制并行加法器”和適當的邏輯門將二進制數表示的實驗室人數轉換成兩位十進制數的8421BCD碼。（3）設計7段譯碼器，并采用“7段數碼顯示管”顯示人數的電路設計一個7段譯碼器（參考書的7448芯片），將兩位十進制數的8421BCD碼表示的實驗室人數用“7段數碼顯示管”顯示出來。該7段譯碼器有四個輸入A3A2A1A0和七個輸出abcdefg, A3A2A1A0為8421BCD碼，abcdefg為7段數碼顯示管對應的段。（4）設計當實驗室滿員時，門禁

14、“不”動作，系統報警提示滿員的電路當實驗室滿員時，在累加計數脈沖端CPU輸入刷卡進入請求，計數輸出端數據保持不變，門禁“不”動作，系統報警提示滿員。當實驗室空時，邏輯上不會有實驗室內累減計數脈沖端CPD輸入刷卡離開請求。為防止信號干擾，在計數輸出為0時，若CPD端有脈沖，也應使計數輸出端數據保持不變，門禁“不”動作，但不用報警。（5）設計小型實驗室門禁系統電路并進行封裝和驗證它的正確性設計滿足要求的小型實驗室門禁系統電路并進行封裝，生成一個小型實驗室門禁系統芯片，封裝后的小型實驗室門禁系統邏輯符號參見圖2-2所示。十位：7段數碼顯示管個位：7段數碼顯示管圖2-2 封裝后的小型實驗室門禁系統5、

15、實驗方案設計（1）設計一個四位二進制可逆計數器電路經分析采用異步時序邏輯電路，根據題意列出四位二進制可逆計數器的二進制狀態表如表2-1所示.表2-1四位二進制可逆計數器的二進制狀態表現態Q3Q2Q1Q0次態Q3n+1Q2n+1Q1n+1Q0n+1CPUCPD000000011111000100100000001000110001001101000010010001010011010101100100011001110101011110000110100010010111100110101000101010111001101111001010110011011011110111101100111

16、011111101111100001110根據表2-1所示狀態表，采用D觸發器，可確定在輸入脈沖作用下的狀態轉移關系和激勵函數真值表，如表2-2所示。表2-2 狀態轉移關系及激勵函數真值表輸入現態次態狀態跳變激勵函數CPDCPUQ3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Q3Q2Q1Q0C3D3C2D2C1D1C0D00100000001ddd100010010dd1000100011ddd100110100d10001000101ddd101010110dd1001100111ddd101111000100010001001ddd110011010dd1010101011ddd1

17、10111100d10011001101ddd111011110dd1011101111ddd11111000000001000001111111100010000ddd000100001dd0100110010ddd001000011d01101010100ddd001100101dd0101110110ddd010000111011110011000ddd010101001dd0110111010ddd011001011d01111011100ddd011101101dd0111111110ddd0利用卡諾圖化簡得到D3=Q3D2=Q2D1=Q1D0=Q0在加計數時，CPU有脈沖，通過觀察

18、表6-2可以看出C3所要求的觸發信號''可由Q2Q1Q0提供，C2所要求的觸發信''可由Q1Q0提供，C1所要求的觸發信號''可由Q0提供，C0所要求的觸發信號''可由CPU提供.在減計數時，CPD有脈沖，通過觀察表6-2可以看出C3所要求的觸發信號''可由Q2Q1Q0提供，C2所要求的觸發信號''可由Q1Q0提供，C1所要求的觸發信號''可由Q0提供，C0所要求的觸發信號''可由CPU提供.綜合加計數和減計數，可知C0=CPU+CPDC1=Q0CPU+Q0CPDC2

19、=Q1Q0CPU+Q1Q0CPDC3=Q2Q1Q0CPU+Q2Q1Q0CPD使用Logism做出電路圖如圖2-1所示：圖2-1 一個四位二進制可逆計數器圖2-2四位二進制可逆計數器封裝圖（2）用實驗一中已封裝的“先行進位的四位二進制并行加法器”設計將實驗室內人數轉換成8421BCD碼的電路由題意可列出四位二進制數和8421碼的對應關系，如表2-3所示表2-3 四位二進制數與8421碼對應表十進制數輸入(4位二進制數)輸出(8421碼)修正控制NA3A2A1A0C4S8S4S2S1Z000000000001000100001020010000100300110001104010000100050

20、10100101060110001100701110011108100001000091001010010101010100001111011100011121100100101131101100111141110101001151111101011利用卡諾圖化簡得到修正控制Z=A3A2+A3A1=A3(A2+A1)修正方式為S3S2S1S0+0ZZ0據此可以畫出四位二進制數轉8421碼的電路圖如圖2-3和圖2-4所示：圖2-3 四位二進制數轉8421碼電路圖圖2-4 四位二進制數轉8421碼封裝圖（3）設計7段譯碼器，并采用“7段數碼顯示管”顯示人數的電路（A）設計一個7段譯碼器7段譯碼器的

21、真值表如表2-4所示:表2-4 7段譯碼器真值表輸入輸出A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001100110101101101101100011111011111100001000111111110011110011101000011011011001100111000100011110110010111110000111111110000000利用卡諾圖化簡得：a=A2A1A0+A3A2A1+A3A2A0+A3A1A0b= A3A2+A1A0+A2A1+A3A1A0c= A3A2+A2A1+A2A0d=

22、 A2A1A0+A2A0+A2A1A0+ A2A1A0e= A1A0+A2A0f= A1A0+A2A1+A3A2A1+A2A0g= A2A1+ A3A2+A2A1+A1A0使用logisim做出電路圖，如圖2-5所示圖2-5 7段譯碼器（B）設計用“7段數碼顯示管”顯示人數的邏輯電路將四位二進制數轉8421碼的十位輸出和個位輸出分別連接到兩個7段譯碼器上，然后將7段譯碼器連接到數碼顯示管得到顯示實驗室人數的電路，電路的輸入是二進制數表示的實驗室人數圖2-6 用7段數碼顯示管顯示實驗室人數的電路（4）設計當實驗室滿員時，門禁“不”動作，系統報警提示滿員的電路當實驗室滿員時計數器輸出均是高電平，將

23、4個輸出端與后得到滿員狀態的信號。當實驗室無人時計數器的輸出均是低電平，將4個輸出端或后得到無人狀態信號。利用A·0=0，A+0=A，設滿員信號為M，無人信號為N，有：M=SDSCSBSAN=SD+SC+SB+SA將U和M與后接入芯片的CPU，則當未滿員時，U的脈沖可傳遞到芯片的CPU，當滿員時，U來脈沖時和0與，結果為0，脈沖未傳遞到芯片的CPU。將D和N與后接入芯片的CPD，則當有人時，U的脈沖可傳遞到芯片的CPD，當無人時，D來脈沖時和0與，結果為0，脈沖未傳遞到芯片的CPD。據此寫出CPU和CPD的表達式CPU=UMCPD=DN當滿員信號為1且U來了脈沖，進行報警，報警信號A的表達式為A=UM使用logism作圖，結果如圖2-7所示圖2-7 報警電路（5）設計小型實驗室門禁系統電路將報警系統四位二進制數轉8421碼的芯片，然后通過7段譯碼器連接數碼管，得到電路如圖2-8所示。圖2-8 小型實驗室門禁系統電路圖2-9 小型實驗室門禁系統封裝電路6、實驗結果記錄（1）