1、自我測驗題1圖T4.1所示為由或非門構成的基本SR鎖存器，輸入S、R的約束條件是 。ASR=0 BSR=1 CS+R=0 DS+R=1圖T4.1 圖T4.22圖T4.2所示為由與非門組成的基本SR鎖存器，為使鎖存器處于“置1”狀態，其應為 。 A=00 B=01 C=10 D=113SR鎖存器電路如圖T4.3所示，已知X、Y波形，判斷Q的波形應為A、B、C、D中的 B 。假定鎖存器的初始狀態為0。 （a） (b)圖T4.34有一T觸發器，在T=1時，加上時鐘脈沖，則觸發器 。A保持原態 B置0 C置1 D翻轉5假設JK觸發器的現態Qn=0，要求Qn+1=0，則應使 。 AJ=×，K=

2、0 BJ=0，K=× CJ=1，K=× DJ=K=16電路如圖T4.6所示。實現的電路是 。 A B C D 圖T4.67電路如圖T4.7所示。實現的電路是 。 A B C D 圖T4.78電路如圖T4.8所示。輸出端Q所得波形的頻率為CP信號二分頻的電路為 。A B C D圖T4.89將D觸發器改造成T觸發器，如圖T4.9所示電路中的虛線框內應是 。 圖T4.9A或非門 B與非門 C異或門 D同或門10觸發器異步輸入端的作用是 。A清0 B置1 C接收時鐘脈沖 D清0或置111米里型時序邏輯電路的輸出是 。A只與輸入有關 B只與電路當前狀態有關C與輸入和電路當前狀態均有關

3、D與輸入和電路當前狀態均無關12摩爾型時序邏輯電路的輸出是 。A只與輸入有關 B只與電路當前狀態有關C與輸入和電路當前狀態均有關D與輸入和電路當前狀態均無關13用n只觸發器組成計數器，其最大計數模為 。An B2n Cn2 D2 n14一個5位的二進制加計數器，由00000狀態開始，經過75個時鐘脈沖后，此計數器的狀態為 ：A01011 B01100 C01010 D00111 15圖T4.15所示為某計數器的時序圖，由此可判定該計數器為 。A十進制計數器 B九進制計數器 C四進制計數器 D八進制計數器圖T4.1516電路如圖T4.16所示，假設電路中各觸發器的當前狀態Q2 Q1 Q0為100

4、，請問在時鐘作用下，觸發器下一狀態Q2 Q1 Q0為 。圖T4.16A101 B 100 C 011 D 00017電路圖T4.17所示。設電路中各觸發器當前狀態Q2 Q1 Q0為110，請問時鐘CP作用下，觸發器下一狀態為 。圖T4.17A 101 B010 C110 D11118電路如圖T4.18所示， 74LS191具有異步置數的邏輯功能的加減計數器，其功能表如表T4.18所示。已知電路的當前狀態Q3 Q2 Q1 Q0為1100，請問在時鐘作用下，電路的下一狀態Q3 Q2 Q1 Q0為 。圖T4.18A 1100 B 1011 C 1101 D 0000 表T4.18 74LS191功能

5、表CPD0D1D2D3Q0Q1Q2Q30×××d0d1d2d3d0d1d2d3100××××加法計數101××××減法計數11××××××保持19下列功能的觸發器中， 不能構成移位寄存器。ASR觸發器 BJK觸發器 CD觸發器 DT和T觸發器。20圖T4.20所示電路的功能為 。圖T4.22A并行寄存器 B移位寄存器 C計數器 D序列信號發生器214位移位寄存器，現態Q0Q1Q2Q3為1100，經左移1位后其次態為 。A001

6、1或1011 B1000或1001 C1011或1110 D0011或1111 22現欲將一個數據串延時4個CP的時間，則最簡單的辦法采用 。A4位并行寄存器 B4位移位寄存器C 4進制計數器 D4位加法器23一個四位串行數據，輸入四位移位寄存器，時鐘脈沖頻率為1kHz，經過 可轉換為4位并行數據輸出。A8ms B4ms C8µs D4µs24由3級觸發器構成的環形和扭環形計數器的計數模值依次為 。A8和8 B6和3 C6和8 D3和6習 題1由或非門構成的基本SR鎖存器如圖P4.1所示，已知輸入端S、R的電壓波形，試畫出與之對應的Q和的波形。圖P4.1解：2由與非門構成的

7、基本SR鎖存器如圖P4.2所示，已知輸入端 、的電壓波形，試畫出與之對應的Q和的波形。圖P4.2解：3已知雙門鎖存器如圖P4.3所示，試寫出該鎖存器的特性方程。 圖P4.3 圖P4.4解：先寫出電路特性表。ABQnQn+1ABQnQn+100011001001110110100110101111111卡諾圖4寫出圖P4.4所示鎖存器的特性方程解： CP=0時；RD=SD=0，Qn+1=Qn CP=1時；，SD=S ， 5鐘控SR鎖存器符號如圖P4.5（a）所示，設初始狀態為0，如果給定CP、S、R的波形如圖P4.5（b）所示，試畫出相應的輸出Q波形。（a） （b）圖P4.5解： 6（1）分析圖

8、P4.6（a）所示由CMOS傳輸門構成的鐘控D鎖存器的工作原理。圖P4.6（a）（2）分析圖P4.6（b）所示主從D觸發器的工作原理。圖P4.6（b）（3）有如圖P4.6（c）所示波形加在圖P4.6（a）（b）所示的鎖存器和觸發器上，畫出它們的輸出波形。設初始狀態為0。圖P4.6（c）解：（1）圖所示是用兩個非門和兩個傳輸門構成的鐘控D鎖存器。當CP=1時，=0、C=1，TG1導通，TG2斷開，數據D直接送到Q和端，輸出會隨D的改變而改變。但G1、G2沒有形成正反饋，不具備鎖定功能，此時稱電路處于接收數據狀態；CP變為低電平0時，=1，C=0，TG1斷開，TG2導通， G1、G2形成正反饋，構

9、成雙穩態電路。由于G1、G2輸入端存在的分布電容對邏輯電平有短暫的保持作用，因此，電路輸出狀態將鎖定在CP信號由1變0前瞬間D信號所確定的狀態。（2）由兩個D鎖存器構成的主從D觸發器，采用上升沿觸發方式，原理分析可參考4.2.1節有關內容。（3）D鎖存器輸出波形圖D觸發器輸出波形圖7圖P4.7（a）所示的為由D鎖存器和門電路組成的系統，鎖存器和門電路的開關參數如下：鎖存器傳輸延時tpd（DQ）=15ns， tpd（CQ）=12ns，建立時間tSU=20ns；保持時間tH=0ns。與門的傳輸延遲時間tpdAND=16ns，或門的傳輸延遲時間tpdOR=18ns，異或門的傳輸延遲時間tpdXOR=

10、22ns。（1）求系統的數據輸入建立時間tSUsys；（2）系統的時鐘及數據輸入1的波形如圖P4.7（b）所示。假設數據輸入2和數據輸入3均恒定為0，請畫出Q的波形，并標明Q對于時鐘及數據輸入1的延遲。（a） （b）圖P4.7解：（1）系統的數據輸入建立時間tSUsys=或門的傳輸延遲+異或門的傳輸延遲+鎖存器的建立時間-與門的傳輸延遲=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。（2）8有一上升沿觸發的JK觸發器如圖P4.8（a）所示，已知CP、J、K信號波形如圖P4.8（b）所示，畫出Q端的波形。（設觸發器的初始態為0）（a

11、） （b）圖P4.8解：9 試畫出如圖P4.9所示時序電路在一系列CP信號作用下，Q0、Q1、Q2的輸出電壓波形。設觸發器的初始狀態為Q=0。圖P4.9解：先畫Q0波形，再畫Q1波形，最后畫Q2波形。10有一簡單時序邏輯電路如圖P4.10所示，試寫出當C= 0和C=1時，電路的狀態方程Qn+1，并說出各自實現的功能。圖P4. 10解：當C=0時，J=X ，K=X 為T觸發器當C=1時， J=X 為D觸發器11用上升沿D觸發器和門電路設計一個帶使能EN的上升沿D觸發器，要求當EN=0時，時鐘脈沖加入后觸發器也不轉換；當EN=1時，當時鐘加入后觸發器正常工作，注：觸發器只允許在上升沿轉換。解：當E

12、N=0 ，Qn+1=Qn ；當EN=1，Qn+1=D ，則，令即可。12由JK觸發器和D觸發器構成的電路如圖P4.12（a）所示，各輸入端波形如圖P4.12（b），當各個觸發器的初態為0時，試畫出Q0和Q1端的波形，并說明此電路的功能。（a） （b）圖P4.12解：根據電路波形，它是一個單發脈沖發生器，A可以為隨機信號，每一個A信號的下降沿后；Q1端輸出一個脈寬周期的脈沖。13時序電路如圖P4.13（a）所示。給定CP和A的波形如圖P4.13（b）所示，畫出Q1、Q2、Q3的波形，假設初始狀態為0。（a）（b）圖P4.13解： ， 14分析圖P4.14示電路，要求：（1）寫出JK觸發器的狀態方

13、程；（2）用X、Y、Qn作變量，寫出P和Qn+1的函數表達式；（3）列出真值表，說明電路完成何種邏輯功能。P4.14解：（1）（2）XYPXYP0000010001001011011001001110100111011111（3）串行加法器15試分析如圖P4.15同步時序邏輯電路，并寫出分析過程。圖P4.15解：（1）寫出驅動方程 （2）寫出狀態方程，（3）列出狀態轉換真值表000001100000001010101011010011110010011100111001（4）畫出狀態轉換圖（5）自啟動校驗，能夠自啟動（6）結論：具有自啟動能力的同步五進制加法計數器。16同步時序電路如圖P4.1

14、6所示。（1）試分析圖中虛線框電路，畫出Q0、Q1、Q2波形，并說明虛線框內電路的邏輯功能。（2）若把電路中的Y輸出和置零端連接在一起，試說明當X0X1X2為110時，整個電路的邏輯功能。圖P4.16解：（1）寫出每級觸發器的狀態方程 ，分析后，其狀態轉換圖為：所以波形圖為：電路是一個同步五進制可以自啟動的加法計數器（2），當X1X2X3=110時，當Q2Q1Q0出現011狀態時，使計數器的狀態清0，故此種情況下，整個電路功能為一個三進制加法計數器。17試用D觸發器設計一個同步五進制加法計數器，要求寫出設計過程。解：（1）狀態轉換圖 （2）狀態真值表000001100000001010101&

15、#215;××010011110×××011100111×××（3）求狀態方程 （4）驅動方程，（5）邏輯圖（6）自啟動檢驗。18設計三相步進電機控制器：工作在三相單雙六拍正轉方式，即在CP作用下控制三個線圈A、B、C按以下方式輪流通電。解：將A、B、C分別由三個觸發器（Q2、Q1、Q0）的輸出，則可畫出狀態轉換圖：根據狀態轉換圖列出狀態真值表（2）狀態真值表000×××100110001101101100010011110010011001111×××（

16、3）求狀態方程（4）邏輯圖（4）仿真結果19表P4.19為循環BCD碼的編碼表，試用JK觸發器設計一個循環BCD碼十進制同步加法計數器，并將其輸出信號用與非門電路譯碼后控制交通燈：紅燈R、綠燈G和黃燈Y。要求一個工作循環為：紅燈亮30秒，黃燈亮10秒，綠燈亮50秒，黃燈亮10秒。要求寫出設計過程，并畫出CP、R、G和Y的波形圖。寫出設計過程并用QuartusII軟件仿真。表P4.19 循環BCD碼十進制數DCBA十進制數DCBA00000511101000161010200117101130010810014011091000解：（1）列出狀態真值表0000000100010011001001

17、10001100100100×1×1×0×10101×1×1×1×1011011100111×1×1×1×0100000001001100010101011101110011100×0×0×0×01101×0×0×0×0111010101111×0×0×0×1（2）求狀態方程（3）驅動方程，（4）電路圖（5）自啟動校驗從狀態表可知，無效狀態通過幾個CP脈沖以

18、后能夠進入有效循環，所以能夠自啟動。（6）譯碼電路設計真值表Q3Q2Q1Q0RGYQ3Q2Q1Q0RGY000010010010100001100100000100111000100×××00100010101×××01100100111×××11100101100×××10100101101×××10110101111×××表達式 仿真波形20圖P4.20為一個米里型序列檢測器的狀態轉換圖。用D觸發器實現該電路，并

19、用QuartusII軟件對該電路進行仿真，說明邏輯功能。（S0、S1、S2的編碼分別為00、01、11）圖P4.20解：（1）根據題意列出電路的狀態表：XZ0000000010100111101000101011101110010101×0×0×1100×0×1×（2）狀態方程： ， ， （3）輸出方程：（4）驅動方程：（5）電路圖（6）仿真結果邏輯功能：該電路統計輸入1的個數，當X輸入3個1（不需要連續輸入）時，輸出Z為1。21設計一個串行編碼轉換器，把一個8421BCD碼轉換成余3BCD碼。輸入序列（X）和輸出序列均由最低有效位開

20、始串行輸入和輸出。要求將串行編碼轉換器設計成米里型狀態機。解：如果8421BCD碼的所有位同時可用，那么碼轉換器可以用一個4輸入-4輸出的組合邏輯電路來實現。但在這里BCD碼是串行傳輸的數據，因此，必須用時序邏輯電路來實現。（1）列出狀態轉換圖表1所示為8421BCD碼和余3BCD碼的對應表8421BCD碼余3BCD碼00000011000101000010010100110110010001110101100001101001011110101000101110011100狀態設定設初始狀態為S0，當8421BCD碼第一位到達時，如果X=0，加上1，則Y=1（沒有進位），進入狀態S1（表示第

21、一次加運算后沒有進位）；如果X=1，加上1，則Y=0（有進位），進入狀態S2（表示有進位）。當8421BCD碼第二位到達時，如果在狀態S1，則若X=0，加上1，則Y=1，且沒有進位，進入狀態S3；若X=1，加上1，則Y=0，且有進位，進入狀態S4。如果在狀態S2，則若X=0，加上1，則Y=0，且有進位，進入狀態S4；若X=1，加上1，則Y=1，且有進位，進入狀態S4。當8421BCD碼第三位到達時，如果狀態為S3，則無任X=0還是為1，進入狀態S5（無進位）；如果狀態為S4，當X=0時，進入狀態S5，如果X=1，狀態進入S6。當8421BCD碼第四位到達時，不管狀態為S5還是S6均回到S0。狀

22、態轉換圖如圖所示。狀態表當前狀態下一狀態ZX=0X=1X=0X=1S0S1S210S1S3S410S2S4S401S3S5S501S4S5S610S5S0S001S6S01狀態編碼為了減少邏輯門的數量，狀態編碼采用以下原則：（1）在給定輸入的情況下，有相同次態的狀態應給予只有一位不同的相鄰賦值；（2）同一狀態的次態應給予相鄰賦值；（3）在給定輸入的情況下，輸出相同的狀態給予相鄰賦值。因此，狀態編碼如圖所示。根據狀態編碼，列出狀態轉換真值表。YX=0X=1X=0X=100000110110001111011101010110110111111011001011110010101100000000

23、1010000×××1×100××××××××邏輯圖22根據同步二進制計數器的構成規律，用上升沿觸發T觸發器和與非門設計8進制加減計數器，當M=0時為加法計數器，當M=1時為減法計數器，并要有進位和借位輸出信號。畫出電路。解：23由四位二進制計數器74161及門電路組成的時序電路如圖P4.23所示。要求：（1）分別列出X=0和X=1時的狀態圖；（2）指出該電路的功能。 圖P4.23 圖P4.24解：（1）X=0時，電路為8進制加計數器，狀態轉換圖為： （2）X=1時，電路為5

24、進制加計數器，狀態轉換圖為： 24由四位二進制計數器74161組成的時序電路如圖P4.24所示。列出電路的狀態表，假設CP信號頻率為5kHz，求出輸出端Y的頻率。解：狀態圖如圖所示： F信號為CP信號的五分頻，因此其頻率為1kHz。25由四位二進制計數器74LS161和4位比較器74LS85構成的時序電路如圖P4.25所示。試求：（1）該電路的狀態轉換圖；（2）工作波形圖；（3）簡述電路的邏輯功能；（4）對電路做適當修改，實現N（N16）進制計數 。P4.25解：（1）（2）（3）11進制加法計數器（4）將N從74LS85的B3B2B1B0輸入即可。26如圖P4.26所示為由計數器和數據選擇器

25、構成的序列信號發生器，74161為四位二進制計數器，74LS151為8選1數據選擇器。請問：（1）74161接成了幾進制的計數器？ （2）畫出輸出CP、Q0、Q1、Q2、L的波形（CP波形不少于10個周期）。圖P4.26解：（1）74161接成6進制計數器 （2） 波形如下： 27試分析如圖P4.27所示電路的邏輯功能。圖中74LS160為十進制同步加法計數器，其功能如表P4.27所示。圖P4.27表P4.27 74LS160功能表CPEPET工作狀態×0×××置 零10××預置數×1101保 持×11×

26、0保持（但CO=0）1111計 數解：28進制加法計數器。（8421BCD碼輸出）28用74161構成十一進制計數器。要求分別用“清零法”和“置數法”實現。解：（1）清零法（2）置數法29試用圖P4.29（a）所示的電路和最少的門電路實現圖P4.29（b）的功能，要求發光二極管亮三秒暗四秒，周期性地重復。（a） （b）圖P4.29解：30用十六進制同步加法計數器74161設計能自啟動的2421BCD碼十進制加法計數器，可用必要的門電路。解：2421BCD碼的狀態轉換圖計至0100時置1011：，D3D2D1D0=1011 ，連線圖為：31設計一個可控計數器，X=0時實現8421BCD碼計數器，

27、X=1時實現2421BCD碼計數器。8421BCD碼2421BCD碼00000000000100010010001000110011010001000101101101101100011111011000111010011111解：X=0時，計至9時置0000：，D3D2D1D0=0000X=1時，計至4時置1011：，D3D2D1D0=1011 ，D2=0，D3=D1=D0=X32如圖P4.32所示為用兩片74161構成的100進制計數器，兩片74161采用同一時鐘信號，每片74161均接成10進制計數器，然后級聯。試用QuartusII軟件對電路仿真，從仿真結果判斷能否實現100進制計數，

28、并分析原因。如不能實現100進制計數，請對電路做適當改進，并用QuartusII對電路重新仿真。圖P4.32解：無法實現100進制計數，因為，當計數到10010000（90）時，再來一個CP脈沖就進入00000001（01）。其仿真結果為：改進后電路對改進后電路的仿真結果：33用兩片集成計數器74161構成75進制計數器，畫出連線圖。解：34用兩片74161和門電路實現同步雙模計數器。當M=0時24進制，M=1時60進制，要求電路不能過渡狀態。 解： M=0時： M=1時： 35中規模集成計數器74LS193引腳圖和邏輯符號、功能表分別如圖P4.35和如表P4.35所示，其中和分別為進位和借位

29、輸出。（1）請畫出進行加法計數實驗時的實際連接電路。（2）試通過外部的適當連線，將74LS193連接成8421BCD碼的十進制減法計數器。圖P4.35表P4.35輸 入輸 出RDCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××d3d2d1d0d3d2d1d0011××××4位二進制加計數011××××4位二進制減計數 解：（1）進行加法計數實驗時的電路連接如圖，CPD接1，CPU接計數脈沖，RD=0，接1，輸出為