1、特征180 MHz時(shí)鐘速率參考時(shí)鐘具有 6倍倍乘器。芯片具有高性能 10位DAC和高速滯后比較器 無雜散動(dòng)態(tài)范圍 SFDR為43分貝 70 MHz的模擬輸出。32 位頻率控制字 簡化控制接口：并行或串行 異步加載格式5 位相位調(diào)制和補(bǔ)償能力 比較器紋波抖動(dòng) <80 ps p-p 20 MHz + V 至+ V 單電源工作 低功耗： 555 毫瓦 180兆赫 省電功能 4 毫瓦 V 超小28引線SSOP寸裝 頻帶寬正常輸出工作頻率范圍為 072MHz ;應(yīng)用 頻率 / 相敏正弦波合成 為進(jìn)行數(shù)字通信設(shè)定時(shí)鐘恢復(fù)和鎖定電路 通信數(shù)字控制的ADC編碼發(fā)生器 敏捷應(yīng)用在正交振蕩器 連續(xù)波，調(diào)幅，

2、調(diào)頻，F(xiàn)SK信號，發(fā)射機(jī)的 MSK莫式。概述該AD9851是一種高度集成的設(shè)備，采用先進(jìn)的DDS技術(shù)，再加上內(nèi)部高速度、高性能D / A轉(zhuǎn)換器，和比較器，使一個(gè)數(shù)字可編程頻率合成器和時(shí)鐘發(fā)生器功能化。當(dāng)參照準(zhǔn)確的時(shí)鐘源，AD9851 可以產(chǎn)生一個(gè)穩(wěn)定的頻率和相位且可數(shù)字化編程的模擬正弦波輸出。此正弦波可直接用作 時(shí)鐘源，在其內(nèi)部轉(zhuǎn)化為方波成為靈活的時(shí)鐘發(fā)生器。AD9851采用的最新的高速 DDS內(nèi)核可接受REFCLKSFDR和32位的頻率控制字，180 MHz系統(tǒng)時(shí)鐘，分辨率為赫茲。該 AD9851包含一個(gè)特有的6 X 倍乘器電路，因此無需高速外部晶振。6 X REFCLK倍乘器使其有最小的無

3、雜散動(dòng)態(tài)范圍相位噪聲特性。 AD9851 提供了 5 位可編程相位調(diào)制，使移相輸出的增量為°。8 位控6 X REFCLK倍乘器，電源關(guān)閉啟用和裝載模式40位串行數(shù)據(jù)流進(jìn)入通過其中一根并CMOS技術(shù)。供電電源僅 555毫瓦功率耗散功能方框圖 該AD9851包含一個(gè)內(nèi)部的高速比較器。可以輸出一個(gè)低抖動(dòng)輸出脈沖。可進(jìn)行頻率調(diào)整，控制能 將相位調(diào)諧字異步加載到 AD9851 并通過并行或串行方式載入。并行負(fù)載格式由五個(gè)迭代的 制字（字節(jié)） 。第一個(gè) 8 位字節(jié)控制輸出相位，180兆赫。該 AD9851 封裝采用28引腳SSOP,主流其余字節(jié)組成 32 位頻率控制字。串行加載完成是通過一個(gè)

4、行輸入總線。該AD9851采用先進(jìn)的具有突破性功能的 （ +5 V 電源供電） ，最大時(shí)鐘速率為 AD9850 為 125 MHz 的頻率。+5V供電時(shí)最小輸出頻率 1MHZ最高輸出頻率為 160MHZ 供電時(shí)最小輸出頻率 1MHZ最高輸出頻率為120MHZ 供電時(shí)最小輸出頻率 1MHZ最高輸出頻率為100MHZAD9851詳細(xì)說明6 倍倍乘器未啟動(dòng)）：+時(shí)鐘輸入特性+時(shí)鐘輸入特性+5V+輸入阻抗： 1M?6 倍倍乘器啟動(dòng)）：供電時(shí)最小輸出頻率 5MHZ最高輸出頻率為 30MHZ 供電時(shí)最小輸出頻率 5MHZ最高輸出頻率為。 供電時(shí)最小輸出頻率 5MHZ最高輸出頻率為。輸出阻抗： 120k?態(tài)

5、范圍MHz 模擬輸出(DC to 72 MHz) +25°C IV 60 64 dBcMHz模擬輸出(DC to 72 MHz) +25°C IV 51 53 dBcMHz模擬輸出(DC to 72 MHz) +25°C IV 51 55 dBcMHz模擬輸出(DC to 72 MHz) +25°C IV 46 53 dBcMHz模擬輸出(DC to 72 MHz) +25°C IV 42 43 dBc窄帶無雜散動(dòng)態(tài)范圍MHz ( ±50 kHz) +25MHz ( ±200 kHz) +25MHz (MHz (MHz (M

6、Hz (± ± ± ±50 kHz) +25200 kHz) +2550 kHz) +25200 kHz) +25C V 85 dBcC V 80 dBcC V 85 dBc°C V 80 dBcC V 85 dBc°C V 73 dBc器件輸出特性 輸入電容 +25 輸出阻抗 +25 輸入偏差電流 輸入電壓范圍 器件輸出特性 Logic Logic Logic Logic°C V°C +25 +25°IVoC IC IV3 pF500 k?1201”1”1”0”+5 V Supply +25 °

7、; + V Supply +25 ° + V Supply +25 ° Voltage +25 °C VI CIV 20mAC VIC VIC VI+ V + V + V + V連續(xù)的輸出電流 +25 滯后現(xiàn)象 +25 ° CIV10 mV 傳輸延時(shí) +25 °CIV 7 ns 轉(zhuǎn)換頻率 (1 V p-p Input Sine Wave) +25 上升 / 下降 時(shí)間 , 15 pF Output Load +25 輸出抖動(dòng) (p-p)3 +25 °C IV 時(shí)鐘輸出特性 輸出抖動(dòng) ( 時(shí)鐘發(fā)生器配置 , 40 MHz 1 V 峰峰值

8、輸入正弦波 ) +25 ° 時(shí)鐘輸出占空比 FULL IV 最大絕對額定值 最大節(jié)點(diǎn)溫度 . . . 存儲(chǔ)溫度 VS 工作溫度 數(shù)字輸入 焊接溫度 (10 sec) 數(shù)字輸出電流 . . . SSOP 熱阻抗 . . . DAC 輸出電流 . . . 引腳功能描述 引腳標(biāo)號 / 助記符 功能4 1,/DO - D7°C IV200 MHzCIV 7 ns80 ps (p-p)+6 V+150C V50+30030 mA8230 mA250 ps (p-p)± 10 %°C- 65°C to +150 °C- 40°C to

9、+85 °C- V to +VS + V°CC/W8 位數(shù)據(jù)輸入 . 數(shù)據(jù)端口，用于裝載 32 位的頻率控制字和 8 位相位控制字。 D7 為最高位28 25/D0= 最低位 D7, 25 引腳, 也作為 40位控制字串行輸入引腳5/PGND6X REFCLK倍乘器接口6 /PVCC6X REFCLK倍乘器正向供電電壓引腳7 /W_CLK數(shù)據(jù)加載時(shí)鐘 . 上升沿加載并行或串行頻率 / 相位控制字異步輸入到 40-bit 輸入寄存器8 /FQ_UD頻率更新 上升沿異步加載40位數(shù)據(jù)到內(nèi)部數(shù)據(jù)寄存器對DDS核心起作用.FQ_UD作用當(dāng)輸入寄存器只能容納一位有效的數(shù)據(jù)。9 /RE

10、FCLOCK參考時(shí)鐘輸入.CMOS/TTL-電平脈沖，直接或通過6 X REFCLK倍乘器.直接模式，也是系統(tǒng)時(shí)鐘. 如果6 X REFCLK倍乘器采用，倍乘器輸出也是系統(tǒng)時(shí)鐘。系統(tǒng)時(shí)鐘上升沿開始工作。10， 19/AGND模擬地 （DAC and Comparator）.11， 18 /AVDD模擬電路的正向供電電壓 （DAC 和比較器 ， Pin 18） 和帶隙電壓參考 Pin 11.12/ RSETDAC外部復(fù)位連接一 k?電阻接地10 mA電流輸出.這使得DAC的IOUT and IOUTB滿量程輸出 成為可能 . RSET = lOUT13 /VOUTN內(nèi)部比較器負(fù)向輸出端14 /V

11、OUTP內(nèi)部比較器正向輸出端15 /VINN內(nèi)部比較器的負(fù)向輸入端。16 /VINP內(nèi)部比較器的正向輸入端。17 /DACBP這是 DAC 旁路連接端 連接通常為 NC （ 無連接 ） 以便有很好的無雜散性能。DAC 旁路連接 .具有和 IOUT 有相同的參數(shù)，除去 IOUTB = （ 滿量程輸出 無雜散性能20 /IOUTB-IOUT）. 輸出負(fù)載應(yīng)該等互補(bǔ) DAC 輸出于 IOUT 最好的21/ IOUTIOUTB)DAC輸出端轉(zhuǎn)換通常是一電阻或一變壓器接到地.IOUT =（滿量程輸出-22 /RESET和 0 相位，同時(shí)置數(shù)據(jù)未清除 40-bit 輸入寄存器 . RESET 優(yōu)先主復(fù)位引

12、腳 ; 高電平有效 ; 高電平清除 DDS 累加器和相位延遲器為 0Hz 輸入為并行模式以及禁止 6 倍參考時(shí)鐘倍乘器工作。權(quán)最高23 /DVDD數(shù)字電源引腳（+5 V ）。24 /DGND數(shù)字地 .引腳圖lOUT和lOUTB都有100 ?負(fù)載.兩個(gè)100 k Q電阻器“樣品”都有輸出，輸出值是這兩個(gè)輸出電 壓的平均值。帶有 470 pF 電容 的濾波器和和施加到比較器的輸入作為數(shù)字開關(guān)門限。在一個(gè)reset命令發(fā)出后，W_CLK允許獨(dú)立的編程每個(gè) AD9851 40位輸入寄存器，通過 8位數(shù)據(jù) 總線或串行輸入引腳。FQ_UD脈沖發(fā)出后結(jié)果是完成這兩個(gè)振蕩器輸出程序指定的頻率和相位。AD985

13、1 RSET投入啟動(dòng)是由外部的 DAC（圖10 ）提供調(diào)幅，數(shù)字振幅控制DAC的輸出電流。DDS ）技術(shù)形式的數(shù)控振蕩器 ，用以產(chǎn)生頻率 /相敏正弦波。數(shù)10位高速數(shù)/模轉(zhuǎn)換器。一個(gè)片上高速比較器提供模擬正弦.DDS技術(shù)是一種創(chuàng)新性電路架構(gòu)，能夠快速和精確的操縱其DDS還可以啟動(dòng)高分辨率，能夠選擇輸出頻率。該AD9851允許180M時(shí)鐘頻率或直接使用參考時(shí)鐘的6 X REFCLK倍乘器。操作和應(yīng)用 AD9851 為直接數(shù)字頻率合成器（ 字正弦波轉(zhuǎn)換為模擬形式，通過內(nèi)部 波和低抖動(dòng)TTL/CMOS兼容的方波。 輸出控制字，為全數(shù)字控制模式。輸出頻率分辨率約赫茲。可直接選用AD9851 的輸出波形

14、的相位可連續(xù)從一個(gè)輸出頻率變化到另一個(gè)。 基本功能方框圖和信號流圖AD9851配置的時(shí)鐘發(fā)生器如圖 11。電路是一種數(shù)字分頻器功能，其增量分辨率由系統(tǒng)時(shí)鐘和 （位數(shù)調(diào)整字）決定，相位累加器是一個(gè)可變模計(jì)數(shù)器，其數(shù)值遞增并儲(chǔ)存是在每次收到一個(gè)時(shí) 鐘脈沖后。當(dāng)計(jì)數(shù)器達(dá)到滿量程開始出現(xiàn)“環(huán)繞”使相位累加器輸出相持續(xù)。頻率調(diào)諧字控制設(shè) 置計(jì)數(shù)器模式，這有效地確定了在下一時(shí)刻的模增量。其值越大的遞增的越快，越能加快累加器 環(huán)繞，導(dǎo)致更高的輸出頻率。14 位截?cái)嘀怠?32位相位累加器由AD9851 采用了一種特有的“角度輪換“的數(shù)學(xué)算法，值轉(zhuǎn)換為DAC量化使其振幅為10位。降低了 AD9851功耗。 AD

15、9851 系統(tǒng)時(shí)鐘和調(diào)諧字輸出頻率之間的關(guān)系表示: Phase =十進(jìn)制值的32位頻率調(diào)諧字。系統(tǒng)時(shí)鐘=直接輸入?yún)⒖紩r(shí)鐘或 6倍頻的輸入時(shí)鐘（如果 6 X REFCLK乘法器啟動(dòng)）。 fOUT = 輸出信號的頻率 in MHz.數(shù)字正弦波輸出的 DDS的核心驅(qū)動(dòng)器為內(nèi)部高速10位D / A轉(zhuǎn)換器，輸出為正弦波模擬形式。這種DAC優(yōu)化了動(dòng)態(tài)性能，從而使AD9851具有低雜散和低抖動(dòng)性能。DAC可以工作在任一單端，圖2和8 ,輸出不同的波形，圖 9和圖10。DAC輸出電流和RSET直由下式?jīng)Q定： IOUT = RSET RSET = IOUT由于 AD9851 產(chǎn)生的是一個(gè)取樣信號，其輸出頻譜遵循

16、奈奎斯特采樣定理。具體來說，其輸出頻譜 中包含的基本波和鋸齒信號（圖像）。該圖反映了發(fā)生在整數(shù)倍數(shù)的系統(tǒng)時(shí)鐘頻率±選定的輸出 頻率。圖形代表抽樣頻譜，與鋸齒圖像顯示在圖12。正常使用的帶寬被視為延長的DC為1 / 2系統(tǒng)時(shí)鐘。例如在圖 12所示，該系統(tǒng)是 100兆赫的時(shí)鐘輸出頻率設(shè)定值為 20兆赫輸出。可以看出，鋸齒波 是非常突出的，并有相對較高的能量。13 - 20。編程實(shí)例:功能控制字在表 1 和表 3 更新輸出頻率和相位或復(fù)位電路，倍乘器以及電源方式的時(shí)序圖為圖表1. 相位設(shè)置為度 倍時(shí)鐘倍乘器啟動(dòng)3. 供電模式選擇。0000100100001110001110004. 輸出

17、= 10 兆赫（ 180 MHz 系統(tǒng)時(shí)鐘）。 在并行模式下，用戶將程序的 40 位控制字（分 5 個(gè) 8位加載）做如下處理： W0W1W2W3W4如果是在串行模式下加載 40位數(shù)據(jù)從上面數(shù)組 W4的最低位開始加載過程從右到左，以W0的最高位結(jié)束。表一，8位并行，加載數(shù)據(jù)/控制字功能分配*此位總是邏輯0除非援引串行模式（見圖 17）。若串行模式已經(jīng)設(shè)置，這一數(shù)據(jù)位必須設(shè)置回 到邏輯0運(yùn)行。在任何控制字加載完之后以及異步參考時(shí)鐘變化都能引起輸出數(shù)據(jù)更新注意：要更新 W0沒有必要再次加載 W1到W4只要加載 W0和聲明FQ_UD。要更新w1，需重新加 載w0到w4。復(fù)位結(jié)果，如圖14-相位累加器清

18、零輸出=0赫茲（直流）。-相位偏移寄存器設(shè)置為零這種數(shù)模轉(zhuǎn)換器輸出=全量程輸出和IOUTB = 0 mA輸出。wo。”-內(nèi)部編程地址指針重置為 W0。-電源模式式位重置為“ 0” （電源關(guān)閉停用）。-40位數(shù)據(jù)輸入寄存器并沒有清零。 -6 X參考時(shí)鐘乘法器已被禁用。-并行編程模式默認(rèn)情況下選中的。JOtXXXIOXW_CLKFQJJDBYSCLtt.irLTLTL&AC STfiOBErLTLTLnDA.TA (WD)4 IhTERMAL CLOCKS DISABLEDFigure 15. 并和關(guān)閉梭垃時(shí)序/rtSW操作XXXXXDIOXDATA IWCJW_CLKFQ_UD5Y5CL

19、KrLTLTLrLtLRrLriINTERMAL CLOCKS EMABLEDFigure怡 并打加ft幷換成時(shí)序從乜源養(yǎng)ffl欖式a話） /內(nèi)部操柞進(jìn)入行模式，圖17 ,為并行模式這是復(fù)位后默認(rèn)選中的。一個(gè)只需要前8位程序編制（字 W0 ）序列xxxxx011如圖所示（圖17）改變從并行到串行模式。 W0控制字可傳送8位數(shù)據(jù)到數(shù)據(jù)總線如圖 18所示。當(dāng)串行模式實(shí)現(xiàn)后，用戶必須 遵循編程序列圖19。8位數(shù)據(jù)到數(shù)據(jù)總線如圖18所示。當(dāng)串行模式實(shí)現(xiàn)后，用戶必須遵循編程序列圖19。DATAXXXXXIDXVV CLKFQ_U D'SYSCLK-RrLTLrLrirLrLrLDAC STROB

20、Ermrin'- lUTERHAL CLOCKS DISABLEDFigg 15.并荷加凰電聲黃PflK式吋序/rtasK柞W CLKFQJJD5T5CLKrLTLTLrLriJvirLINTERNAL CLOCKS 十 EMABLEDFigure并打加拔電aUF検此時(shí)序（從電源黃Hl模式激活）注意：串行模式調(diào)用后最好是立即寫一個(gè)有效的40位串行字（見圖19 ），即便所有為零，隨后FQ_UDh升沿沖洗留在 DDS內(nèi)核的“殘余數(shù)據(jù)”數(shù)據(jù)。 40位串行字為任何字只要求其中 W33是邏 輯0。從開機(jī)到關(guān)機(jī)狀態(tài)，需改變W34為邏輯0。喚醒掉電模式大約需要 5微秒。注：AD9851的40位輸入寄

21、存器在斷電模式不清零。電路原理圖OVER其他資料補(bǔ)充：控制方式AD9851內(nèi)部有5個(gè)輸人 寄存器，儲(chǔ)存來自外部數(shù)據(jù)總線的 32位頻率控制字5位相位控制字， 一位6倍參考時(shí)鐘倍乘器使能控制，一位電源休眠。功能（powerdown ）控制和一位邏輯 0。寄存器接收數(shù)據(jù)的方式有并行和串行兩種方式。并行方式如圖3所示，是通過8位數(shù)據(jù)總線D0D7來完成全部40位控制數(shù)據(jù)的輸人。復(fù)位信 號RESET 有效會(huì)使輸人數(shù)據(jù)地址指 針指 向第一個(gè)輸人寄存器 ，W CLK上升沿寫人第 一組8位數(shù)據(jù)，并 把指針指向下一個(gè)輸人寄存器，連續(xù) 5個(gè)W CLK 上升沿后，即完成全 部4 0位控制數(shù)據(jù) 的輸人，此后 W- CL

22、 K信號的邊沿?zé)o墩。當(dāng) F Q UD上升沿到來 之際4 0位數(shù)據(jù)會(huì)從輸人寄存器被寫人頻率和相位控制寄存器，更新DDS的輸出頻率和相位， 同時(shí)把地址指針復(fù)位到第一個(gè)輸入寄存器,等待著下一組新數(shù)據(jù)的寫入。sLPLTLrLTLrLrrPQJUDSJ3井行力式工件時(shí)序圏串行方式如圖4所示，W C L K上 升沿把引腳D 7上的數(shù)據(jù)按位串行穆入到輸入寄存器 位輸入結(jié)束后，任何 WCLK上升沿到來都會(huì)造成數(shù)據(jù)順序移出并導(dǎo)致原來數(shù)據(jù)無效，此時(shí) 端的上升脈沖就可以使 40位數(shù)據(jù)更新芯片的輸出頻率和相位。，4 0FQUDDATAgFQJJD40WCLK CYCLES04申行工作方式時(shí)滯圖最終合成信號的頻率可由公

23、式(1 ) 來決定，合成信號的相位由公式(2 )來決定。98C0003a/= #i nclude "061A" /變量說明 un sig ned long int Freq_Ctrl_Word = 0x051eb851; un sig ned int P hase_Ctrl_Word = 0x0000; / un sig ned int Order_Ctrl_Word = 0x0000;/b32:0 6 / 定義 AD9851 與 SPCE061A勺接口 #defi ne M_DATA #defi ne M_UD #defi ne M_CLK0x00010x00020x00

24、04/相位控制字倍頻關(guān)閉頻率控制字先傳低位再傳高位先傳低位再傳高位b33b34:00 電源工作模式#defi ne Set_IOA_Bit(x)(*P_IOA_Data = *P_IOA_Buffer | x)#defi ne Clear_IOA_Bit(x) (*P_IOA_Data = *P_IOA_Buffer & x) /： / / / / / /： void Ini t_AD9851(void) *P_IOA_Dir |= (M_DATA + M_UD + M_CLK);*P_IOA_Attrib |= (M_DATA + M_UD + M_CLK);-Function: Descri pti on: -P arameters: Return: Notes:void Ini t_AD9851(void)初始化與AD9851連接的10 口無無不影響其他IO 口/置高置低*P_IOA_Data &= (M_DATA + M_UD + M_CLK); / / / / / / /-Function: void Write_AD9851(v