1、題目:高速PCB設計技術的研究專業:應用電子技術班級:電子3062作者: 指導教師: 摘 要在本文中，我主要學習了高速PCB的設計，本文介紹了高速PCB設計方面的有關研究。隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鐘頻率超過50MHz，將近20% 的設計主頻超過120MHz。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路設計技

2、術已經成為電子系統設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。通常認為如果數字邏輯電路的頻率達到或者超過45MHZ50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說），就稱為高速電路。如今， 許多系統設計中最重要的因素就是速度問題。 66MHz 到200MHz 處理器是很普通的；233-266MHz的處理器也變得輕易就可得到。對于高速度的要求主要來自：a) 要求系統在令用戶感到舒適的、很短時間內就能完成復雜的任務。b) 元件供應商有能力提供高度速的設備。設計高速系統并不僅僅需要高速元件，更需要天才和仔細的設計方案。設備

3、模擬方面的重要性與數字方面是一樣的。在高速系統中，噪聲問題是一個最基本的考慮。高頻會產生輻射進而產生干擾。邊緣極值的速度可以產生振鈴，反射以及串擾。如果不加抑制的話，這些噪聲會嚴重損害系統的性能。目 錄摘要 11. 電源的設計 4 1.1電源分配網絡作為動力源 4 1.1.1阻抗的作用 4 1.1.2 電源總線法和電源位面法 4 1.1.3 線路噪聲過濾5 1.2電源分配網絡作為信號回路 7 1.2.1 自然的信號返回線路 72. 傳輸信號線 82.1 傳輸線分類 9 2.2 傳輸線布局法則 9 2.2.1 避免斷點 92.2.2 不要使用抽頭和錐形柄103.高頻電路中的信號反射及完整性 11

4、3.1 信號完整性概述 113.2信號反射噪聲的形成 113.3端接匹配技術 123.3.1并聯端接 123.3.2串聯端接 124.電磁兼容性及解決方案 134.1電磁干擾 134.1 .1環路 134.1.2 過濾 145.蛇形走線的作用 156.PCB設計中格點的設置 167.射頻電路的設計 177.1板材的選擇 177.2 元器件的布局 177.3布線 188.如何做好PCB板 198.1要明確設計目標 198.2了解所用元器件的功能對布局布線的要求 208.3元器件布局的考慮208.4 PCB板的布線技術 21致謝 23參考文獻 241. 電源的設計1.1 電源分配網絡作為

5、動力源 1.1.1 阻抗的作用 讓我們考慮一塊 5X5 的板子，數字 ICs，并有一個5.0V 的電源。我們的目的是給位于板子上每一個設備管腳提供正好是5V 的電壓，不管這些設備管腳在板子上與電源的距離如何。再進一步，每個管腳上的電壓應該是沒有線噪聲（Line noise）的。具有這些性質的電源表現為一個理想電壓源（圖 1-1a） ，它的阻抗為零。零阻抗可以保證負載與電壓源恰好相等。 它還意味著噪音信號將被吸收， 因為噪音發生器有最小阻抗的極限。但是，這只是個理想條件。 圖 1b 畫出的是一個真正的電源，它有一定的以電阻，電感或者電容形式存在的阻抗。它們分布在整個電源分配系統中。因為有了阻抗，

6、噪音信號也加入了電壓中。 圖 1-1 電源模型我們的設計目的是盡可能減小網絡中的阻抗。有兩種方法：電源總線法（power buses）和電源位面法(power planes)。一般來說，電源位面法較之電源總線法有著比較好的阻抗特征，不過，就實用性來說，總線法更好一些。 1.1.2 電源總線法和電源位面法圖1-2電源總線法和位面法模型兩種電源分配方案分別用下圖 2 的a 和b 表示一個總線系統（圖 1-2a）是由一組根據系統設備要求不同而具有不同電壓級別的線路組成的。從邏輯上講，典型的應該是+5V 和地線。每種電壓級別所需的線路數目根據系統的不同而不同。 一個電源位面系統（圖 1-2b）是由多個

7、涂滿金屬的層（或者層的部分）組成的。每個不同電壓級別需要一個單獨的層。金屬層上面唯一的縫隙，是為了布置管腳和信號過孔用的。 早期設計更傾向于總線方法，因為把整個層用作電源分配，成本比較高。電源總線與信號線分享那些層?？偩€需要給所有的設備提供電源，而且還要給信號線留出空間；于是，總線必須是很長很窄的帶子。這使得在較小的交叉范圍內產生一些小阻抗。盡管這些阻抗很小，但是仍然很重要。一塊最簡單的板子也會有 20 到 30 個 IC。如果一個帶有 20 個 IC 的板子上，每個設備有 200mA，那么總電流將為 4A。那么總線上 1.125歐姆的小阻抗將會造成 0.5V 的電壓損失。如果供應的總電壓是

8、5V 的話，那么總線上最后一個設備僅能得到 4.5V 的電壓。因為電源位面系統使用的是整個層，那么它的唯一限制就是板子的尺寸問題。帶有同樣多設備的系統，電源位面上的阻抗只是總線系統上的阻抗的一個零頭。因此，電源位面系統似乎比總線系統更可能為整個系統提供全電壓。在總線上，電流被限制在總線的路線上。每個高速設備產生的線路噪聲都將被帶入這條線路中其他的設備。如圖 1-2a 的板子，噪聲由 U9產生，經總線帶給 U7。電源位面系統中，電流不受線路控制，分布在整個層上。由于整體阻抗小，電源位面系統比總線系統的噪聲更小。 1.1.3 線路噪聲過濾 僅僅電源位面系統無法減小線路噪聲。由于不論使用怎樣的電源分

9、配方案，整個系統都會產生足夠導致問題發生的噪聲，額外的過濾措施是必需的。這一任務由旁路電容完成。一般來說，一個 1uf-10uf 的電容將被放在系統的電源接入端，板上每個設備的電源腳與地線腳之間應放置一個 0.01uf-0.1uf 的電容。旁路電容就是過濾器。放在電源接入端的大電容（約 10uf）用來過濾板子產生的低頻（比如 60hz 線路頻率） 。板上工作中的設備產生的噪聲會產生從 100mhz 到更高頻率間的合共振（harmonics） 。每個芯片間都要放置旁路電容，這些電容比較小，大約 0.1u 左右。由于我們的目的是過濾掉電源供應中的 AC 成分，所以電容似乎越大越好，最大限度的減小了

10、阻抗。但是，這樣想沒有考慮到現實條件的電容并不具有理想條件下的那些特性。 理想條件下的電容，如圖 1-3a，實際的電容則如圖 1-3b。圖1-3電容模型電阻和電感是由組成電容的金屬板和石墨板造成的。由于它們寄生于電容，于是被稱為等級電阻（ESR）和等級電感 (ESL)，因此電容是一系列共鳴的電路，因為：由圖1-4a看出，在小于FR的時候，它是電容性的，而大于FR的時候，它是電感性的。圖1-4 頻率于電容阻抗的關系因此，電容器更像一個針對一個帶寬的過濾器（band-reject filter），而不是一個高頻過濾器（high-frequency-reject filter.）。舉個例子來說，一個

11、10u的用作板電源連接的電容通常是由一卷用絕緣材料隔開的金屬箔組成。這樣造成了很大的ESL和ESR。由于ESL很大，FR一般在1MHz以下。它們是良好的對付60赫茲噪聲的過濾器，但是對于100MHZ及更高頻率的跳變噪聲就不太理想了。a） 電容阻抗與頻率的關系 b） 在同等結構之下減小電容容量的效果1.2 電源分配網絡作為信號回路 電源網絡一個令人吃驚的功能就是它可以為系統所有的信號提供一個回路， 無論信號是否在板內產生。這樣的設計可以削弱很多高速噪聲問題的產生。1.2.1 自然的信號返回線路 高速系統設計最重要的部分之一就是在信號跳變時產生的能量。 每次信號跳變時都會產生 AC 電流。電流需要

12、一個閉合回路。如圖 1-5a，1-5b所示，回路可以由 VCC 提供或者地線提供。回路由圖5c表示。圖1-5電流閉合回路的幾個方法PCB板上信號電流回路：a)通過 Vcc b)通過地 c)等效 AC 路徑2. 傳輸信號線控制信號線與 AC 地之間的關系應該利用“信號總是取道阻抗最小的路線”這一特性。另一個特性是一條信號線上的阻抗是一個常量。這樣的信號線被稱作“可控阻抗線” ，它是板上信號傳輸的最佳媒質。但是，如果信號延遲大于傳輸時間的一多半，信號線應被看作一條傳輸線。一條終接負載不合適的傳輸線受到反射的影響，反射則會使得信號變形。傳輸線負載端的信號很像振鈴（圖2-1 ） ，使得系統速度下降。它

13、還會導致時鐘錯誤，損壞系統功能。圖 2-1傳輸線負載不匹配時的反射信號2.1 傳輸線分類 因為我們討論的主要是印刷電路板，可能的信號線種類可以歸于兩大類：帶狀線(strpeline)微波傳輸線（microstrip）(圖 2-2)。帶狀線的信號線夾在兩層電源平面之間。這樣的設計技術可以得到最干凈的信號，因為信號線的兩面都受到保護。但是，這樣的線是隱藏的，想輕易接觸到信號線非常困難。微波信號線則將信號線放在朝外的平面層上。信號線的一端是地線平面。這樣的設計技術使得接觸信號線變得容易。圖 2-2 帶狀線與微帶線地結構2.2 傳輸線布局法則 可控阻抗信號線是板上信號傳輸最實際也最優的媒質，選擇合適的

14、終端保證無噪聲的運行。但是，如果信號線布局不合理，仍然可能產生噪聲。下面的法則可以提高板子的性能。2.2.1 避免斷點 斷點是信號線上阻抗突然改變的點；它們會造成反射。適用于線的終端的計算KP公式在這里也同樣適用。由于它們產生反射，所以需要避免斷點產生。斷點可能發生在板子上線路尖銳的拐點處。 在線路拐點處，交叉地帶增加，Z0 減小。如圖8 那樣切開線路有可能彌補拐點的缺點。應該選擇所得斜邊等于原來線路寬度的切線。 這樣使得交叉區域的三角區最小， 斷點也最小。用兩條 45 度角的拐點應用了這個理論，是平滑拐點的一般辦法。光滑的圓弧是最理想的解決方案，但是用一般的工具很難實現。圖2-3減少斷點 a

15、)直角布線會引起斷點 b)邊緣修飾 c)45度拐角布線 d)理想的弧形布線過孔（via）將信號輸送到板子的另一側。板間的垂直金屬部分難是不可控阻抗，這樣的部分越多，線上不可控阻抗的總量就越大。這會增大反射。還有，從水平方向變為垂直方向的 90 度的拐點是一個斷點，會產生反射。如果這樣的過孔不能避免，那么盡量減少它的出現。 注意，從一個外部層變為內部層（或者反之）會使得阻抗改變因為設計已經從帶狀線（stripline）變成了微帶線（micro-strip；或者反之） 。盡管從理論上我們可以改變幾何形狀來補償使得阻抗保持不變， 但是實際上很難實現。 最好的辦法就是將內部信號線留在內部，而外部信號線

16、留在外部。2.2.2 不要使用抽頭和錐形柄布置信號線的時候，使用抽頭（stub）或者錐形柄（Ts）連接設備很方便，如圖 2-4a。抽頭和錐形柄可能成為噪聲源。如果太長，它們就像帶主線（main line）的傳輸線，同樣受到反射的影響。 信號線應該避免使用長抽頭和錐形柄。只要抽頭非常短，可以將一條單線，末端加上一個終端（termination）來使用，盡管Z0 必須被減小來解決分散的負載。如圖2-4a 的例子，如果抽頭太長，信號線應該改變成為兩條信號線，如圖 9b。兩條都是傳輸線，都需要終端；但是，最好是將每個長抽頭單獨做終端。圖2-4支線的處理 a)應避免使用的抽頭方式b)推薦的方式3.高頻電

17、路中的信號反射及完整性通常所說的高速數字電路是指電路的頻率達到或超過一定數值，而且工作在這個頻率之上的電路已經占到整個電子系統一定的份量。實際上，判定一個電路是否為高速電路并不能只從信號的頻率去考慮，當信號的傳輸延遲大于信號上升時間的2O時，電路板上的信號導線就會呈現出傳輸線效應，整個系統為分布式系統，此時這種電路即為高速電路。當前，電子系統與電路全面進入高速、高頻設計領域。隨著IC工藝的不斷提高，驅動器的上升沿和下降沿由原來的十幾ns減小到幾ns，有的甚至達到ps量級。這時必須要考慮由傳輸線效應引起的信號完整性反射噪聲問題，這已經成為高速數字電路設計中的一個主要問題。3.1 信號完

18、整性概述 從廣義上講,信號完整性指的是在高速數字電路中由互連線引起的所有問題。它主要研究互連線與數字信號的電壓，電流波形相互作用時，電氣特性參數如何影響產品的性能。信號完整性問題主要包括以下四類問題：1）單一網絡的信號反射；2）多網絡間的串擾；3）電源和地分配中的軌道塌陷；4）電磁干擾和輻射。在這里主要討論單一網絡的信號反射噪聲問題。3.2信號反射噪聲的形成  在高速數字電路中，信號在PCB板上沿傳輸線傳輸，遇到阻抗不連續時，就會有部分能量從阻抗不連續點沿傳輸線返回，從而產生反射。其大小與阻抗失配的程度有關，阻抗失配越大，反射就越大。反射系數：p =&#

19、160;Vreflected /Vincident =(Zt-Zo)/(Zt+Zo)，（3-1）其中Zt表示負載阻抗，Zo表示傳輸線阻抗。從公式中可以看出，當Zt = Zo時反射系數為0，沒有反射產生；當Zt  Zo時，將產生反射現象。反射是造成上沖、下沖和振鈴的直接原因，是高速數字電路中最常見的信號完整性問題。為了減小由反射造成的信號完整性問題，在所有的高速電路板中必須運用以下3個重要的設計因素：(1)使用可控阻抗的互連線；(2)使用合理的布線拓撲結構；(3)對傳輸線進行阻抗匹配。 3.3端接匹配技術 在高速數字

20、系統中，傳輸線上阻抗不匹配會引起信號反射，減小和消除反射的方法是根據傳輸線的特性阻抗在其發送端或接收端進行終端阻抗匹配，從而使源反射系數或負載反射系數為零。傳輸線的端接通常采用兩種策略： (1)使負載阻抗與傳輸線阻抗匹配，即并行端接； (2)使源阻抗與傳輸線阻抗匹配，即串行端接。 上述兩種端接策略各有其優缺點，以下就簡要介紹這兩類主要的端接方案。 3.3.1并聯端接 并聯端接匹配是最簡單的阻抗匹配技術，通過一個電阻R將傳輸線的末端接到地或者接到Vcc。在數字電路設計中，返回通路上吸收的電流通常都大于電源上提供的電流。將終端匹配到Vcc可以提高驅

21、動器的能力，而將終端匹配到地則可以提高地上的吸收能力。 3.3.2串聯端接  串行端接匹配技術是在源端的終端匹配技術。由連接在驅動器輸出端和信號線之間的一個電阻組成，這種匹配技術的優點是只為驅動器加入了一個電阻元件，因此相對于其它類型的電阻匹配技術來說匹配電阻的功耗是最小的，它沒有為驅動器增加任何額外的直流負載，并且也不會在信號線與地之間引入額外的阻抗。此種技術在VXI接口設計，功能部分端口電路，時鐘電路上都有所運用。4.電磁兼容性及解決方案自從電子系統降噪技術在70年代中期出現以來，主要由于美國聯邦通訊委員會在1990年和歐盟在1992提出了對商業數碼產品的有關

22、規章，這些規章要求各個公司確保它們的產品符合嚴格的磁化系數和發射準則。符合這些規章的產品稱為具有電磁兼容性EMC(Electromagnetic Compatibility)。 電磁兼容性（EMC）包括兩方面：EMI(電磁干擾)，EMS(電磁耐受)兩方面。其中EMI包括：CE（傳導干擾），RE（輻射干擾），PT(干擾功率測試)等等EMS包括：ESD(靜電放電），RS（輻射耐受），EFT/B(快速脈沖耐受)，surge（雷擊），CS（傳導耐受）等等。以上的各種試驗都要由專門的實驗室進行測試。是電子類商品進入市場前要取得認證的必要條件。中國這樣的實驗室很多，大部分集中在深圳等地。電磁兼容性試驗與檢

23、測的試驗室有環境可靠性與電磁兼容試驗服務中心、航天環境可靠性試驗中心等機構。電磁干擾(Electromagnetic Interference)，簡稱EMI，有傳導干擾和輻射干擾兩種。傳導干擾主要是電子設備產生的干擾信號通過導電介質或公共電源線互相產生干擾；輻射干擾是指電子設備產生的干擾信號通過空間耦合把干擾信號傳給另一個電網絡或電子設備。4.1電磁干擾 EMI對于速度來說更加重要。高速設備對干擾更加敏感。它們會受到短時脈(glitch)的影響，而低速設備就會忽略這樣的影響。即使板子或者系統不是十分敏感，美國 FCC，歐洲的 VDE 和 CCITT，都制定了一些板子可能會產生的高頻噪聲的限制。

24、 設計者可以通過屏蔽，過濾，避免環路，在可能的時候降低設備速度等方法減小 EMI。4.1.1環路 電流回路是設計中無法避免得。它們就像天線(antennae)一樣。減小環路的 EMI 意味著減小環路的數量和環路的天線效力。不要人為制造環路；將自然環路做得越小越好。1. 保證每條信號線的兩點之間只有一條路徑，這樣可以避免人為的環路。 2. 盡可能使用地平面。最小的自然電流環路會自動產生地平面。使用地平面的時候，必須保證信號回路沒有阻塞。如果必須使用電源總線，應該將高速信號線放在電源總線垂直上方或者旁邊。 4.1.2 過濾過濾是電源線的標準。它也可以被應用到信號線中，但是只是作為最后選擇的手段，如

25、果信號源噪聲實在無法消除，才會使用這種方法。過濾有三種選擇：旁路電容，EMI過濾器和磁鐵珠法。EMI過濾器是商業上通用的過濾器，適用于很寬的頻率范圍。磁鐵珠(ferrite ceramics)它可以給電線加入一定的電感。它們經常被用作高頻干擾抑制器（high-frequency suppressors） 。 EMI過濾器是商業生產的用于削弱高頻噪聲的設備。它們最初是為了過濾電源線的噪聲而制造的。它們分離系統之外的電源（被稱為 the line）和系統內部的電源（被稱為 load） 。它們產生的是雙向的影響：它們過濾板子或者設備輸入的噪聲，也過濾板子或者設備輸出的噪聲。 EMI過濾器由電感和電容

26、復合而成。大體上，配置決定于連接節點所需要的阻抗大小。高阻抗節點需要一個電容來連接；而低阻抗節點需要一個電感來連接。EMI 過濾器有如下幾種配置：自由旁路電容器（feedthrough） ，L（形）-Circuit, （形）-Circuit, T（形）-Circuit。 u 自由旁路電容器只含有一個電容（圖 10a） 。適用于連接過濾器的阻抗很高的情況。注意，它不提供節點之間的高頻電流分離。 u L-Circuit 在電容的一邊有一個電感（圖 10b） 。它適用于 the line 和 load 的阻抗差別很大的情況。電感元件應該與最小的阻抗連接。 u PI-Circuit 是有兩個電容環繞一

27、個電感組成的（圖 10c） 。PI 過濾器適用于 the line和 load 的負載很高，而且削弱水平要求較高的情況。 u T-Ci rcui t 是在一個電容的某一側加一個電感，形成 T 型構成的（圖 10d） 。它適用于 the line 和load 阻抗都很低的情況。圖4-1線性噪聲濾波器的幾種形式5.蛇形走線的作用及要求    PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時，蛇形走線的主要作用是補償“同一組相關”信號線中延時較小的部分，這些部分通常是沒有或比其它信號少通過另外的邏輯處理；最典型的就是時鐘線，通常它不需經過任何其它邏輯處

28、理，因而其延時會小于其它相關信號。     高速數字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結構有關,但線過長會增大分布電容和分布電感,使信號質量,所以時鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分布電容和分布電感的影響。

29、0;    因為應用場合不同具不同的作用,如果蛇形走線在電腦板中出現，其主要起到一個濾波電感的作用，提高電路的抗干擾能力，電腦主機板中的蛇形走線，主要用在一些時鐘信號中，如PCIClk,AGPClk，它的作用有兩點：1、阻抗匹配 2、濾波電感。對一些重要信號，如INTEL HUB架構中的HUBLink,一共13根，跑233MHz，要求必須嚴格等長，以消除時滯造成的隱患，繞線是唯一的解決辦法。一般來講，蛇形走線的線距>=2倍的線寬。PCI板上的蛇行線就是為了適應PCI 33MHzClock的線長要求。若在一般普通PCB板中，是一個分布參數的 LC 濾波器，還可

30、作為收音機天線的電感線圈，短而窄的蛇形走線可做保險絲等等。采用蛇行線的確有助于提高主板、顯卡的穩定性，有助于消除長直布線在電流通過時產生的電感現象，減輕線與線之間的串擾問題，這一點在高頻率時表現得尤為明顯。當然你也能夠通過減小布線的密度達到相同的效果。    典型范例：CPU插座->北橋芯片、北橋->AGP插槽、頻率發生器背面、內存DIMM槽附近，這些是集中使用蛇行線的地方。究其原因，還是這些都是工作在高頻，并且還需要穩定的電流信號。    減輕線與線的串擾最主要的就是增加線間距，而和繞蛇行無關，蛇行線反而會帶入導線自身的

31、串擾問題，計算機主版個部分信號對時序要求非常嚴格，所以必須對每種信號進行長度匹配，以滿足足夠的建立和保持時間，走蛇行線僅僅是和時序設計相關，和高頻信號完整性無關。我看過的國外多本信號完整性著作，還有芯片組廠商的Guildline,均沒有要求設計者采用蛇行線走法，當然會有走線長度要求，但這只是符合時序規范要求。6.PCB設計中格點的設置  合理的使用格點系統，能是我們在PCB設計中起到事半功倍的作用。但何謂合理呢?  很多人認為格點設置的越小越好，其實不然，這里我們主要談兩個方面的問題：第一是設計不同階段的格點選擇，第二個針對布線的不同格點選擇。 設計的不同階段需要進行不同的

32、格點設置。在布局階段可以選用大格點進行器件布局；對于IC、非定位接插件等大器件可以選用50100mil的格點精度進行布局，而對于阻容和電感等無源小器件選用25mil的格點進行布局。大格點的精度有利于器件對齊和布局的美觀。在有BGA的設計中，如果使1.27mm的BGA，那么扇出（fanout）時我們可以設置格點精度為25mil，這樣有利于扇出的過孔正好打在四個管腳的中心位置；對于1.0mm和0 .8mm的BGA，我們最好使用mm單位進行布局，這樣扇出的過孔可以很好的設置。對于其他IC的扇出同樣建議用大格點的設計精度進行設計。我們建議扇出的格點最好是50mil，甚至更大。如果能保證每兩個過孔之間可

33、以走線是最好的。 在布線階段的格點可以選擇5mil（也不是一定的）。千萬不要設置為1mil的布線格點，這樣會使布線很繁瑣，很費時間的。現在我們談談為什么在布線設計中推薦使用5mil（或其他的格點）的設計精度。通常確定設計格點的有兩個因素：線寬的因素和線間距的因素，而為了我們在設計時精度和我們的設計相匹配，可以有如下一個簡單的公式：(線寬線間距)/5=n，這里n必須為大于1的整數。從現實設計中，線寬線間距可以大于10。就以15為例進行說明。這樣當線寬為6mil時，線間距為9mil；當線寬為7mil時，線間距為8mil。只有這樣我們在設計調整時才可以用格點精度來保證設計規則的正確性。布線時的過孔格

34、點最好也采用25mil以上。我們可以在ALLEGRO中通過大小格點的設置達到布線和過孔的格點不同。這樣可以做到大過孔格點和小走線格點。 當然，格點的設置還需要在實際應用中靈活把握。不可照本宣科的照搬和教條的使用。7.射頻電路的設計7.1板材的選擇 印刷電路板的基材包括有機類與無機類兩大類?；闹凶钪匾男阅苁墙殡姵祌、耗散因子（或稱介質損耗）tan、熱膨脹系數CET和吸濕率。其中r影響電路阻抗及信號傳輸速率。對于高頻電路，介電常數公差是首要考慮的更關鍵因素，應選擇介電常數公差小的基材。7.2 元器件的布局     由于SMT一般采用紅外爐熱流焊來實現元器件的焊接

35、，因而元器件的布局影響到焊點的質量，進而影響到產品的成品率。而對于射頻電路PCB設計而言，電磁兼容性要求每個電路模塊盡量不產生電磁輻射，并且具有一定的抗電磁干擾能力，因此，元器件的布局還直接影響到電路本身的干擾及抗干擾能力，這也直接關系到所設計電路的性能。因此，在進行射頻電路PCB設計時除了要考慮普通PCB設計時的布局外，主要還須考慮如何減小射頻電路中各部分之間相互干擾、如何減小電路本身對其它電路的干擾以及電路本身的抗干擾能力。根據經驗，對于射頻電路效果的好壞不僅取決于射頻電路板本身的性能指標，很大部分還取決于與CPU處理板間的相互影響，因此，在進行PCB設計時，合理布局顯得尤為重要。

36、60;   布局總原則：元器件應盡可能同一方向排列，通過選擇PCB進入熔錫系統的方向來減少甚至避免焊接不良的現象；根據經驗元器件間最少要有0.5mm的間距才能滿足元器件的熔錫要求，若PCB板的空間允許，元器件的間距應盡可能寬。對于雙面板一般應設計一面為SMD及SMC元件，另一面則為分立元件。 布局中應注意： u 首先確定與其它PCB板或系統的接口元器件在PCB板上的位置，必須注意接口元器件間的配合問題（如元器件的方向等）。 u 因為掌上用品的體積都很小，元器件間排列很緊湊，因此對于體積較大的元器件，必須優先考慮，確定出相應位置，并考慮相互間的配合問題。 u 認真分析電路結構

37、，對電路進行分塊處理（如高頻放大電路、混頻電路及解調電路等），盡可能將強電信號和弱電信號分開，將數字信號電路和模擬信號電路分開，完成同一功能的電路應盡量安排在一定的范圍之內，從而減小信號環路面積；各部分電路的濾波網絡必須就近連接，這樣不僅可以減小輻射，而且可以減少被干擾的幾率，根據電路的抗干擾能力。 u 根據單元電路在使用中對電磁兼容性敏感程度不同進行分組。對于電路中易受干擾部分的元器件在布局時還應盡量避開干擾源（比如來自數據處理板上CPU的干擾等）。7.3布線     在基本完成元器件的布局后，就可開始布線了。布線的基本原則為：在組裝密度許可情況下后，盡量選用低

38、密度布線設計，并且信號走線盡量粗細一致，有利于阻抗匹配。     對于射頻電路，信號線的走向、寬度、線間距的不合理設計，可能造成信號信號傳輸線之間的交叉干擾；另外，系統電源自身還存在噪聲干擾，所以在設計射頻電路PCB時一定要綜合考慮，合理布線。     布線時，所有走線應遠離PCB板的邊框（2mm左右），以免PCB板制作時造成斷線或有斷線的隱患。電源線要盡中能寬，以減少環路電阻，同時，使電源線、地線的走向和數據傳遞的方向一致，以提高抗干擾能力；所布信號線應盡可能短，并盡量減少過孔數目；各元器件間的連線越短越好，以減少分布參數和相互間的

39、電磁干擾；對于不相容的信號線應量相互遠離，而且盡量避免平行走線，而在正向兩面的信號線應用互垂直；布線時在需要拐角的地址方應以135°角為宜，避免拐直角。     布線時與焊盤直接相連的線條不宜太寬，走線應盡量離開不相連的元器件，以免短路；過孔不腚畫在元器件上，且應盡量遠離不相連的元器件，以免在生產中出現虛焊、連焊、短路等現象。     在射頻電路PCB設計中，電源線和地線的正確布線顯得尤其重要，合理的設計是克服電磁干擾的最重要的手段。PCB上相當多的干擾源是通過電源和地線產生的，其中地線引起的噪聲干擾最大。  &#

40、160;  地線容易形成電磁干擾的主要原因于地線存在阻抗。當有電流流過地線時，就會在地線上產生電壓，從而產生地線環路電流，形成地線的環路干擾。當多個電路共用一段地線時，就會形成公共阻抗耦合，從而產生所謂的地線噪聲。因此，在對射頻電路PCB的地線進行布線時應該做到： u 首先，對電路進行分塊處理，射頻電路基本上可分成高頻放大、混頻、解調、本振等部分，要為各個電路模塊提供一個公共電位參考點即各模塊電路各自的地線，這樣信號就可以在不同的電路模塊之間傳輸。然后，匯總于射頻電路PCB接入地線的地方，即匯總于總地線。由于只存在一個參考點，因此沒有公共阻抗耦合存在，從而也就沒有相互干擾問題。 u

41、數字區與模擬區盡可能地線進行隔離，并且數字地與模擬地要分離，最后接于電源地。 u 在各部分電路內部的地線也要注意單點接地原則，盡量減小信號環路面積，并與相應的濾波電路的地址就近相接。 u 在空間允許的情況下，各模塊之間最好能以地線進行隔離，防止相互之間的信號耦合效應。 射頻電路PCB設計的關鍵在于如何減少輻射能力以及如何提高抗干擾能力，合理的布局與布線是設計射頻電路PCB的保證。上述方法有利于提高射頻電路PCB設計的可靠性，解決好電磁干擾問題，進而達到電磁兼容的目的。8.如何做好PCB板大家都知道理做PCB板就是把設計好的原理圖變成一塊實實在在的PCB電路板,請別小看這一過程,有很多原理上行得

42、通的東西在工程中卻難以實現,或是別人能實現的東西另一些人卻實現不了,因此說做一塊PCB板不難,但要做好一塊PCB板卻不是一件容易的事情。    微電子領域的兩大難點在于高頻信號和微弱信號的處理,在這方面PCB制作水平就顯得尤其重要,同樣的原理設計,同樣的元器件,不同的人制作出來的PCB就具有不同的結果,那么如何才能做出一塊好的PCB板呢?8.1要明確設計目標 接受到一個設計任務,首先要明確其設計目標,是普通的PCB板、高頻PCB板、小信號處理PCB板還是既有高頻率又有小信號處理的PCB板，如果是普通的PCB板,只要做到布局布線合理整齊,機械尺寸準確無誤即可,如有中

43、負載線和長線,就要采用一定的手段進行處理,減輕負載,長線要加強驅動,重點是防止長線反射。 當板上有超過40MHz的信號線時，就要對這些信號線進行特殊的考慮，比如線間串擾等問題。如果頻率更高一些，對布線的長度就有更嚴格的限制，根據分布參數的網絡理論，高速電路與其連線間的相互作用是決定性因素，在系統設計時不能忽略。隨著門傳輸速度的提高，在信號線上的反對將會相應增加，相鄰信號線間的串擾將成正比地增加，通常高速電路的功耗和熱耗散也都很大，在做高速PCB時應引起足夠的重視。 當板上有毫伏級甚至微伏級的微弱信號時，對這些信號線就需要特別的關照，小信號由于太微弱，非常容易受到其它強信號的干擾，屏蔽措施常常是

44、必要的，否則將大大降低信噪比。以致于有用信號被噪聲淹沒，不能有效地提取出來。 對板子的調測也要在設計階段加以考慮，測試點的物理位置，測試點的隔離等因素不可忽略，因為有些小信號和高頻信號是不能直接把探頭加上去進行測量的。 此外還要考慮其他一些相關因素，如板子層數，采用元器件的封裝外形，板子的機械強度等。在做PCB板子前，要做出對該設計的設計目標心中有數。8.2了解所用元器件的功能對布局布線的要求 我們知道，有些特殊元器件在布局布線時有特殊的要求，比如LOTI和APH所用的模擬信號放大器，模擬信號放大器對電源要求要平穩、紋波小。模擬小信號部分要盡量遠離功率器件。在OTI板上，小信號放大部分還專門加

45、有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發熱厲害，對散熱問題必須在布局時就必須進行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來的熱量還不能對其它芯片構成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對電源造成嚴重的污染這一點也應引起足夠的重視。8.3元器件布局的考慮 元器件的布局首先要考慮的一個因素就是電性能，把連線關系密切的元器件盡量放在一起，尤其對一些高速線，布局時就要使它盡可能地短，功率信號和小信號器件要分開。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測試，板子的機械尺寸，

46、插座的位置等也需認真考慮。 高速系統中的接地和互連線上的傳輸延遲時間也是在系統設計時首先要考慮的因素。信號線上的傳輸時間對總的系統速度影響很大，特別是對高速的ECL電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線（每30cm線長約有2ns的延遲量）帶來延遲時間的增加，可使系統速度大為降低.象移位寄存器，同步計數器這種同步工作部件最好放在同一塊插件板上，因為到不同插件板上的時鐘信號的傳輸延遲時間不相等，可能使移位寄存器產主錯誤，若不能放在一塊板上，則在同步是關鍵的地方，從公共時鐘源連到各插件板的時鐘線的長度必須相等。8.4PCB板的布線技術 做PCB時是選用雙面板還是多層板，要看最高工作頻率和電路系統的復雜程度以及對組裝密度的要求來決定。