1、 成成 績績 評評 定定 表表學生姓名班級學號120306專 業通信工程課程設計題目四位二進制減計數器評語組長簽字：成績日期 2014 年 7 月 15 日課程設計任務書課程設計任務書學 院信息科學與工程學院專 業通信工程學生姓名班級學號120306課程設計題目四位二進制減計數器（缺 1001,1010）實踐教學要求與任務實踐教學要求與任務: :1、了解數字系統設計方法2、熟悉 VHDL 語言及其仿真環境、下載方法3、熟悉 Multisim 環境4、設計實現四位二進制減計數器（缺 1001,1010）工作計劃與進度安排工作計劃與進度安排: :第一周 熟悉 Multisim 環境及 Quartu

2、s環境，練習數字系統設計方法， 包括采用觸發器設計和超高速硬件描述語言設計，體會自上而 下、自下而上設計方法的優缺點。第二周 在Quartus環境中用 VHDL 語言實現四位二進制減計數器（缺 1001,1010）顯示結果波形，并下載到目標芯片上，在實驗箱上觀察輸出結果。在 Multisim 環境中仿真實現四位二進制減計數器（缺1001,1010） ，并通過虛擬器驗證其正確性。 指導教師： 2014 年 6 月 19 日專業負責人：2014 年 6 月 19 日學院教學副院長：2014 年 6 月 20 日摘 要Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開發軟件，

3、支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。Multisim 是 Interactive Image Technologies (Electronics Workbench）公司推出的以 Windows 為基礎的仿真工具，適用于板級的模擬/數字電路板的設計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。Multisim 為用戶提供了豐富的元器件，并以開放的形式管理元器

4、件，使得用戶能夠自己添加所需要的元器件。 在 QuartusII8.1 軟件中，建立名為 wq 的工程，用四位二進制減法計數器的VHDL 語言實現了四位二進制減法計數器的仿真波形圖，同時進行相關操作，鎖定了所需管腳，將其下載到實驗箱。 在 Multisim 軟件中，通過選用四個時鐘脈沖下降沿觸發的 JK 觸發器和同步電路，畫出其時序圖，卡諾圖，建立相關方程，做出相關計算，完成四位二進制減法計數器（缺 1001,1010）的驅動方程。在 Multisim 軟件里畫出了四位二進制減法計數器的邏輯電路圖。分析由紅綠燈的亮滅順序及狀態，和邏輯分析儀里出現波形圖，證明四位二進制減法計數器設計成功。 關鍵

5、字：VHDL 語言；四位二進制減計數器；QUARTUS；Multisim 1.課程設計目的.12.設計框圖.13.實現過程.23.1 QUARTUS實現過程.2 3.1.1 建立工程.2 3.1.2 VHDL 源程序.4 3.1.3 波形仿真.5 3.1.4 引腳鎖定與下載.7 3.1.5 仿真結果分析.93.2 MULTISIM實現過程 .9 3.2.1 求驅動方程.9 3.2.2 畫邏輯電路圖.11 3.2.3 邏輯分析儀的仿真.12 3.2.4 結果分析.134.總結.145.參考文獻.15目 錄11.課程設計目的1.了解四位二進制減法計數器的工作原理和邏輯功能；2.學會用 VHDL 語

6、言對計數器進行編譯和仿真；3.掌握 QuartusII 的使用方法；4.掌握 Multisim 的使用方法。2.設計框圖狀態轉換圖是描述時序電路的一種方法，具有形象直觀的特點，即其把所用觸發器的狀態轉換關系及轉換條件用幾何圖形表示出來，十分清新，便于查看。在本課程設計中，四位二進制同步減法計數器用四個 CP 下降沿觸發的 JK觸發器實現，其中有相應的跳變，即跳過了 1001 1010 兩個狀態，這在狀態轉換圖中可以清晰地顯示出來。具體結構示意框圖和狀態轉換圖如下： 四位二進制同步減法計數器CP輸入減法計數脈沖C輸出進位信號 A：結構示意框圖 1111 1110 1101 1100 1011 1

7、000 0111 0000 0001 0010 0011 0100 01010110 （缺 1001,1010）B:狀態轉換圖23.實現過程3.1. Quartus實現過程3.1.1 建立工程（1）點擊 File New Project Wizard 創建一個新工程。點擊 Next，為工程選擇存儲目錄、工程名稱、頂層實體名等，并點擊 Next，若目錄不存在,系統可能提示創建新目錄，如圖 1 所示，點擊“是”按鈕創建新目錄；圖 1 選擇存儲目錄、工程名稱、頂層實體名（2）系統提示是否需要加入文件，在此不添加任何文件，如圖 2；3 圖 2 是否添加文件（3）點擊 Next，進入設備選擇對話框，如圖

8、 3，這里選中實驗箱的核心芯片 CYCLONE 系列 FPGA 產品 EP1C6Q240C8；圖 3 設備選擇（4）點擊 Next，系統顯示如圖 4，提示是否需要其他 EDA 工具，這里不選任何其他工具；圖 4 是否需要其他 EDA 工具4（5）點擊 Next 后，系統提示創建工程的各屬性總結，若沒有錯誤，點擊Finish，工程創建向導將生成一個工程，在窗口左側顯示出設備型號和該工程的基本信息等；圖 5 創建工程的各屬性總結3.1.2 VHDL 源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

9、;entity wq isport(CP,r:in std_logic; q:out std_logic_vector(3 downto 0); end wq;architecture behavioral of wq is signal count:std_logic_vector(3 downto 0); begin process(cp,r) begin if r=0 then count=1111; elsif cpevent and cp=1 then if count=1011 then count=1000; else count=count-1; if count=0000th

10、en5 count=1111; else count=count-1; end if; end if; end if; end process; qNew 創建一個設計文件，選擇設計文件的類型為 VHDL File，如圖 6；圖 6 創建設計文件 （2）在編輯窗口中編輯程序，并存盤，如圖 7；6圖 7 編輯程序（3）點擊 Processing-Start Compilation 編譯該文件，系統將開始編譯，結束后，給出提示信息和編譯結果，如圖 8 所示；圖 8 編譯（5）建立時序仿真文件,選擇“Vector Waveform File” ，如圖 9；圖 9 建立時序仿真文件（6）出現的界面中，

11、在 Name 空白處擊右鍵，InsertInsert Node or Bus，單擊，單擊，再單擊 OKOK，并對其進行仿真，如圖 107所示；圖 10 仿真（7）仿真結果，如圖 11 所示；圖 11 仿真結果（8）仿真后存盤 3.1.4 引腳鎖定與下載8各引腳的鎖定如表 1 所示： 表 1 鎖引腳引腳的鎖定和下載分別如圖 12 和圖 13 所示： 圖 12 鎖引腳信號名稱引腳cp28q3101q2100q199q098r539圖 13 下載3.1.5 仿真結果分析仿真波形圖可以看出減法計數器的工作過程：由 1111 起依次遞減，最后減至 0000 后再由 1111 起進行下一個周期的循環，其中

12、缺少 1001,1010 兩個狀態。當復位鍵復位后，回到 1111 重新開始循環。3.2 Multism 實現過程3.2.1 求驅動方程選擇四個時鐘脈沖下降沿觸發的 JK 觸發器，因要使用同步電路，所以時鐘方程應該為CPCPCPCPCP3210（1）求狀態方程由所示狀態圖可直接畫出如表 2 所示電路次態的卡諾圖，13 nQ12 nQ11 nQ10nQ再分解開便可以得到如表 3 (a) (b) (c) (d)所示各觸發器的卡諾圖。表 2 次態的卡諾圖13 nQ12 nQ11 nQ10nQ由上述卡諾圖可求出、表達式如下所示：13 nQ12 nQ11 nQ10nQnQ1nQ0nQ3nQ2000111

13、10001000010000111111100X11nQ1nQ0nQ3nQ2000111100011110000001000010100110100 01100101111011110011101101100111XXXX1000XXXX10表 3 (a) 的卡諾圖13 nQnQ1nQ0nQ3nQ200011110001000010 111110111101X0X表 3(b) 的卡諾圖12 nQnQ1nQ0nQ3nQ200011110001010011010111010101X0X表 3（c）的卡諾圖11 nQ11nQ1nQ0nQ3nQ20001111000100101100111100110

14、1X0X表 3（d） 的卡諾圖 10nQ根據卡諾圖進行相應化簡即得到狀態方程，如下： nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQQQQQ01001n201301110121n20n212012313n2313 （2）求驅動方程由于 JK 觸發器的特性方程為nnnQKQJQ1用狀態方程與特性方程做比較，可得對應驅動方程，如下： 1100011010120121230123KJQQKQJQQKQQJQQKQQQJnnnnnnnnnnnn123.2.2 畫邏輯電路圖根據所選用的觸發器和時鐘方程、輸出方程、驅動方程，便可以畫出如圖 14 所示的邏輯

15、電路圖圖 14 邏輯電路圖 3.2.3 邏輯分析儀的仿真邏輯分析儀顯示的波形如圖 15 所示：13圖 15 邏輯分析儀波形檢查電路能否自啟動：把無效狀態 1001 和 1010 帶入輸出方程和和狀態方程進行計算，結果如下：0000100110101/0/由此可見，在 CP 操作下都能回到有效狀態，即電路能夠自啟動。3.2.4 結果分析 Multism 是一種虛擬儀器，可以用來驗證電路的設計的正確性。根據相關計算，得出時序電路的時鐘方程、狀態方程、驅動方程，從而選擇合適觸發器來連接實現。本設計中，選用四個時鐘脈沖下降沿觸發的 JK 觸發器來實現四位二進制減法計數器。邏輯電路圖中，四個小紅燈即為顯

16、示器，燈亮表示“1”，滅表示“0”，從而達到計數目的。由于其中缺了 1001,1010 兩種狀態，所以在計數過程中會發生跳變，即先從 1011 跳到 1000，再由 0000 直接跳回到 1111，周而復始。邏輯分析儀類似于Quartus環境下的波形仿真，是對計數器的另一種直觀的描述。其中，高電平表示“1”，低電平表示“0”，也可以對計數器的功能進行測試及檢驗。144.總結在本次數字電路課程設計中，我花了較多的時間查閱資料，進行反復練習,使我對二進制減法計數器掌握得更加熟練。這對我以后學習相關的課程以及進行更高層次的數字電路設計都奠定了不錯的基礎。在設計過程中，出現了各種各樣的問題，有些是單一

17、原因引起的，有的是綜合原因引起的，這些都很考驗我的毅力與堅持。但是我掌握了研究這類問題的方法，即問題解決的過程就是要從問題所表現出來的情況出發，通過反復推敲，作出相應判斷，逐步找出問題的癥結所在，從而一舉擊破。對于數字電路設計，尤其在使用 Multism 進行邏輯電路的連接與分析時，這種分析解決問題的能力就更為重要。要在復雜的電子器件和密密麻麻的連線中找出頭緒來，并不是一件很容易的事情。往往要重新再來一次，但是這樣的問題就出在計算上，尤其是在化簡卡諾圖時，務必小心謹慎，一個字符寫錯或者漏掉一些信息，就會導致驅動方程錯誤，邏輯電路就不能實現最初的設計功能。 在學習過數字電路技術基礎簡明教程之后，我已經算是掌握了一定的數字電路設計的基礎以及