1、一、設(shè)計目標(biāo)：設(shè)計一個8位二進(jìn)制乘法電路，采用移位相加的方法實現(xiàn)八位二進(jìn)制數(shù)相乘。 二、設(shè)計思路與實現(xiàn)方案：1 .設(shè)計思路：8位二進(jìn)制乘法采用移位相加的方法。即用乘數(shù)的各位數(shù)碼，從低位開始依次與被乘數(shù)相乘， 每相乘一次得到的積稱為部分積，將第一次（由乘數(shù)最低位與被乘數(shù)相乘）得到的部分積右移一位并與第二次得到的部分積相加，將加得的和右移一位再與第三次得到的部分積相加，再將相加的結(jié)果右移一位與第四次得到的部分積相加。直到所有的部分積都被加過一次。2 .實現(xiàn)方案：圖一：乘法器原理框圖start鎖存器清零控制器置被乘數(shù)A移位寄存器置乘數(shù)B將控制器設(shè)定為8位循環(huán)計數(shù)end輸出積p三、設(shè)計過程：模塊一：8

2、位右移寄存器：源程序：library ieee;use ieee.std_logic_1164.all;entity sreg8b isport(clk:IN STD_LOGIC; LOAD:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(7 DOWNTO 0);qb:out std_logic);end sreg8b;architecture behave of sreg8b issignal reg8:std_logic_vector(7 downto 0);beginprocess(clk,load)beginif load='1'then re

3、g8<=din;elsif clk'event and clk='1'thenreg8(6 downto 0 )<=reg8(7 downto 1);end if;end process;qb<=reg8(0);end behave;仿真波形：每個時鐘周期將輸入右移一位輸出。圖三：8位右移寄存器仿真結(jié)果模塊二：8位加法器：源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 isport(b,a:in std_logic_ve

4、ctor(7 downto 0);s:out std_logic_vector(8 downto 0);end adder8;architecture behave of adder8 is begins<='0'&a+b;end behave;仿真波形：圖四：8位加法器仿真結(jié)果模塊三、16位鎖存器源程序源程序：library ieee;use ieee.std_logic_1164.all;entity reg16b isport(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_l

5、ogic_vector(15 downto 0);as:out std_logic_vector(7 downto 0);end reg16b;architecture behave of reg16b issignal r16s:std_logic_vector(15 downto 0);beginprocess(clk,clr)beginif clr='1'then r16s<=(others=>'0');elsif clk'event and clk='1' thenr16s(6 downto 0)<=r16s(7

6、 downto 1);r16s(15 downto 7)<=d;as<= r16s(15 downto 8);end if;end process;q<=r16s;end behave;仿真波形：將輸入右移一位鎖存在鎖存器reg16高8位，as位reg16的高8位輸出。圖五、16位鎖存器仿真結(jié)果四、遇到問題及結(jié)果方法：問題：1、鎖存器為16位向量，無法直接取其高 8位輸出2、將綜合器件連接后進(jìn)行仿真時無輸出結(jié)果解決方法：1、在鎖存器上添加一個輸出端為8位向量，編程使其等于鎖存器的高8位2、將時鐘周期調(diào)大些五、綜合時序仿真結(jié)果及功能分析：圖六：8位移位相加乘法器原理框圖功能分析

7、：start信號的上升沿與高電平有兩個功能，即 16位寄存器清零和被乘數(shù) a7.0向移位寄存器sreg8加載；它的低電平則作為乘法使能信號，乘法時鐘信號從clk輸入。當(dāng)被乘數(shù)被加載于8位右移計數(shù)器sreg8后，隨著每個時鐘節(jié)拍，最低位在前由低位至高位逐為 移出。當(dāng)為1時與門andarith打開，8位乘數(shù)b7.0在同一節(jié)拍進(jìn)入 8位加法器，與上一次 鎖存在16位鎖存器reg16中的高8位進(jìn)行相加，其和在下一時鐘周期的上升沿被鎖存reg16.而當(dāng)被乘數(shù)的移出位是 0時，與門全零輸出。如此往復(fù)，直至8個時鐘周期后，乘法運算過程終止。此時鎖存器reg16的輸出值即為最后的乘積。仿真波形：a7.0=12,b7.0=4相乘結(jié)果為48,由波形知結(jié)果正確。圖七：8位移位相加乘法器仿真結(jié)果六、小結(jié)：本實驗是采用分模塊的設(shè)計方式，由分析可知原理框圖包括右移寄存器sreg8、鎖存器reg16、選通與門andarith、8位加法器四部分。 其中，sreg8對被乘數(shù)進(jìn)行右移移位，andarith 對乘數(shù)和被乘數(shù)相乘過程中的部分積進(jìn)行相與，adder8對右移寄存器的移位次數(shù)進(jìn)行計數(shù)，reg16對乘數(shù)和被乘數(shù)相乘之后結(jié)果進(jìn)行存儲。將各部分連接起來構(gòu)