1、串入/串出移位寄存器專 業： 應用電子技術班級：2010級（1）班課程名稱：串入/串出移位寄存器學號： 201030210121姓 名：扌旨導老0帀：摘要i1引言11課程設計的目的11.2課程設計的內容12 eda、vhdl簡介2. 1 eda簡介22. 2 viidl 22. 2. 3 vhdl的設計流程33移位寄存器設計過程3.1設計規劃43. 2各模塊工作原理及設計43.2. 1移位寄存器的工作原理43.2.2串入并出(sipo)移位寄存器的設計錯誤！未定義書簽。3.2.3 8位串入并出(s1p0)移位寄存器的設計54系統仿真4. 1 4位串入串出(siso)移位寄存器仿真圖分析 74.

2、2 8位串入串岀(s1s0)移位寄存器仿真圖分析75結論5. 1對本設計有缺點的分析85. 2結論與心得8參考文獻系統使用eda技術設計了具有移位功能的寄存器，采用碩件描述語言viidl 進行設計，然后進行編程，時序仿真等。軟件基t vhdl語言實現了本設計的控 制功能。木設計根據移位寄存器的功能主要設計的是8位串入串出(siso)移位寄 存器。整個設計過程簡單，使用方便。功能齊全，精度高，具有一定的開發價值。 關鍵詞：eda； vhdl；移位寄存辭1引言隨著社會的發展，科學技術也在不斷的進步。特別是計算機產業，可以 說是日新月異，移位寄存器作為計算機的一個重要部件，從先前的只能做簡單的 左移

3、或右移功能的寄存器到現在廣泛應用的具有寄存代碼、實現數據的串行-并 行轉換、數據運算和數據處理功能的移位寄存器。移位寄存器止在向著功能強， 體積小，重量輕等方向不斷發展，本設計主要介紹的是j個基于超高速硬件描述 語言viidl對移位寄存器進行編程實現。近年來，集成屯路和計算機應用得到了高速發展，現代電子設計技術已邁入 一個嶄新的階段，具體表現在：(1)電了器件及其技術的發展將更多地趨向于為 eda服務；(2)硬件電路與軟件設計過程已高度滲透；(3)電子設計技術將歸結 為更加標準、規范的eda工具和硬件描述語言hdl的運用；(4)數字系統的芯片 化實現手段已成主流。因此利用計算機和大規模復雜可編

4、程邏輯器件進行現代電 子系統設計已成為電子工程類技術人員必不可少的基木技能之一。1.1課程設計的目的在計算機中常要求寄存器有移位功能。如在進行乘法時,要求將部分積右移； 在將并行傳送的數轉換成串行數時也需耍移位。因此，移位寄存器的設計是必耍 的。本次設計的目的就是利用計算機組成原理中移位寄存器的相關知識，根據實 驗內容屮介紹的4位串入/串出移位寄存器的設計方法，設計一個8位串入/串出 移位寄存器。并11通過這次的課程設計要更加深入的了解移位寄存器的功能。了 解eda技術,并掌握vhdl硬件描述語言的設計方法和思想，通過學習的vhdl 語言結合計算機組成原理屮的相關知識理論聯系實際，掌握所學的課

5、程知識。通 過對移位寄存器的設計，鞏固和綜合運用所學知識，提高對計算機組成原理的理 解。1.2課程設計的內容本課程設計是關于移位寄存器的設計，它不僅具有存儲代碼的功能，而且還 有左移、右移、并行輸入及保持等功能。在這里我們將通過一個4位串入/串出 移位寄存器設計過程來介紹如何設計8位串入/串出移位寄存器。所謂的串入/串 出移位寄存器，即輸入的數據是一個接著一個依序地進入，輸出時一個接著一個 依序地送出。2 eda、vhdl 簡介2.1 eda簡介eda 11 是電子設計自動化（electronic design automation）的縮寫，在 20 世紀90年代初從計算機輔助設計（cad）、

6、計算機輔助制造（cam）、計算機輔 助測試（cat）和計算機輔助工程（cae）的概念發展而來的。eda技術就是以 計算機為工具，設計者在eda軟件平臺上，用硬件描述語言hdl完成設計文 件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線 和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。eda 技術的出現，極大地提高了電路設計的效率和可*性，減輕了設計者的勞動強度。2.2 vhdl2. 2. 1 vhdl的簡介vhdl （very-high-speed integrated circuit hardwaredescription language）,翻譯成中

7、文就是超高速集成電路硬件描述語言。因此它的應用主要 是應用在數字電路的設計屮。誕生于1982年。自ieee公布了vhdl的標準版本, ieee-1076 （簡稱87版）之后，各eda公司相繼推出了口己的vhdl設計環境， 或宣布自己的設計工具可以和vhdl接口。此后vhdl在電子設計領威得到了廣 泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，ieee對vhdl 進行了修訂，從更高的抽象層次和系統描述能力上擴展vhdl的內容，公布了新 版木的vhdl,即ieee標準的1076j993版木，（簡稱93版）。現在，vhdl和 verilog作為ieee的工業標準碩件描述語言，乂得到眾

8、多eda公司的支持，在電 子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀屮， vhdl于verilog語言將承擔起大部分的數字系統設計任務。2.2.2 vhdl語言的特點（1）與其他的硬件描述語言相比，vhdl具有更強的行為描述能力，從 而決定了他成為系統設計領域最佳的硬件描述語言。強人的行為描述能力是避開 具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。（2）vhdl豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能 查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。（3）vhdl語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計

9、的再利用功能。符合市場需求的大規模系統高效，高速的完成 必須冇多人甚至多個代發組共同并行工作才能實現。(4) 對于用vhdl完成的一-個確定的設計，可以利用eda工具進行邏輯 綜合和優化，并口動的把vhdl描述設計轉變成門級網表。(5) vhdl對設計的描述具冇相對獨立性，設計者可以不懂硬件的結構， 也不必管理最終設計實現的目標器件是什么，而進行獨立的設計。2.2.3 vhdl的設計流程1. 設計規范的定義明確設計的目的，進行設計的總體規劃。分析設計要求，以及自己要達到的 設計目的和目標。2. 采用viidl進行設計描述這部分包括設計規劃和程序的編寫。設計規劃主要包括設計方式的選擇及是 否進行

10、模塊劃分。設計方式-般包括直接設計，自頂向下和自底向下設計。3. vhdl程序仿真對于某些人而言，仿真這一步似乎是可冇可無的。但是對于一個可靠的設計 而言，任何設計最好都進行仿真，以保證設計的可靠性。另外，對于作為一個獨 立的設計項目而言，仿真文件的提供足可以證明你設計的完整性。4. 綜合、優化和布局布線綜合指的是將設計描述轉化成底層電路的表示形式，其結果是一個網表或者 是一組邏輯方程;優化，這個主要是為了捉高程序的執行效率及減少資源的利用; 布局布線，指的是將邏輯關系轉化成電路連接的方式。5. 仿真這-步主要是為了確定你的設計在經過布局布線之后，是不是還滿足你的設 計要求。3移位寄存器設計過

11、程3.1設計規劃本設計是基于vhdl語言設計的移位寄存器，由于移位寄存器是計算機中非 常重要的部件，所以木設計采用了不同的方法來實現寄存器的移位功能，具體設 計的移位寄存器是8位串入串出（siso）移位寄存器。由于涉及內容比較基礎， 所以設計比較簡單。3.2模塊工作原理及設計321移位寄存器的工作原理用vhdl語言描述任意分頻數的分頻器，并實現占空比任意設置.每當系統時 鐘上升沿到來吋，計數器就加計數一位（可任意設置為n位）,當計數值到達預定值 時就對分頻時鐘翻轉.這樣就會得到一個連續的時鐘脈沖.當移位信號到來吋，移位寄存器就對存儲的二進制進行移位操作移位寄存方式可 自行設置（可左移，右移，一

12、位移，多位移位寄存）。322串入串出移位寄存器的工作原理qbqcdata outserial-in, serial-out shift register using type rdr storage elements圖3.1串入串出移位寄存器的工作原理圖如圖3.1所示：串入/串出移位寄存器有數據輸入端和同步吋鐘輸入端, 一個數據輸出端。在同步時鐘的作用下，前級的數據向后級移動。323 8位串入串出(siso)移位寄存器的設計q3.odata_outvg.a3.0電路符號：4位串入串岀(siso)移位寄存器工作原理框圖。如圖3. 2所示。data_in clk圖3. 24位串入串出(siso)移

13、位寄存器圖元符號4位串入串出(siso)移位寄存器由vhdl程序實現。下面是其中的部分代碼：module siso(datajn,clk,data.out,vga)；input data_in;input clk;output data_out;output3:0vga;reg 3:0q;integer i;assign vga = 4*b 0001;always (posedge clk)beginq0 <= data_in;for(i=l;i<=3;i=i+l) qi <=qi- 1;endassign data_out = qf3;endmodule電路符號：8位審入串

14、出(siso)移位寄存器工作原理框圖。如圖3. 3所示。data ini>clki>q70i& i>data_out小-<jgar7.o圖3.28位串入串出(siso)移位寄存器圖元符號將4位串入串出(s1so)移位寄存器的vhdl程序進行修改后得到的8位串 入串出(siso)移位寄存器的源代碼vhdl程序的部分程序如下： module siso(data_in,clk,data out,vga)；input data_in;input clk;output data out;output7:0vga;reg 7:0q;integer i;assign vga

15、= 8'b 0001;always (posedge clk)begi nq0 <= data_in; for(i=l;i<=7;1=1+1) qi <= qi - 1;endassign data out = q7;endmodule4系統仿真4.1 4位串入串出(siso)移位寄存器仿真圖分析4位串入串出(stso)移位寄存器的仿真圖，如圖4.1所示。圖4.1 4串入串出(s1s0)移位寄存器的仿真圖因為一開始時寄存器內部存儲的數據為“000(f,必須等這4個“(f逐一移出 后，新的數據才能進入并存儲，幫數據的輸入和輸岀會存冇4個位延遲時間的差 異。datan表示

16、輸入的數拯流，data_out為輸出的數據流，q顯示的為寄 存器口前存儲的數據內容。4.2 8位串入串出(siso)移位寄存器仿真圖分析8位串入串出(s1s0)移位寄存器的仿真圖，如圖4. 2所示。lectniqatdrllo(ie c«lls sa4izb crclmm n iwo574b4c8r和8 0)8 <b)gq0 a«0 -a0ogreport - ftow sunmary 或 rtlvfewet7 手"amlyits a syathtius3，；“ j.«3ort -iv«mv邑 wavefooil.vwpimcrvival

17、««1.0 u*iro3ax data_x>.offa 1a0a 1a gk .n.»)4】3.«-.13 l町2 rnox 1n 1nonom0m 1k 1<>k af« 00 9 m 160 0 nt 240 0 n» 320 0 m 400 0480 0 m vo 0 m s40 0 m t30 0 m m0 0 m m0 0 *aoivwuumumiwinjmirnimuummuuwuuinniimituumiimfwumuwwnmiuinitype mess.g$ hami&g: coeile? p

18、«cce34 衣 isxz" crewy nole i sacred vector »surce file ooe n y xafox option to prtwrw ftwr tigmx crasitxcc* to r«duc« mboiy r«uirw&tt it1/ xafo: siaulatioa mrcttio<»4 lato 1 rafe-axaaxatxog>doe p«rtlt:o<»4xtfoi slaulacioa oovertee 11圖4.2 8串入串出

19、(siso)移位寄存器的仿真圖對其仿真圖進行仿真分析：elk為時鐘控制信號，datajn為輸入信號，表示 要存入的數據。data.out為輸出信號，表示輸出的數據。如圖4.2所示：當datajn 串行輸入數據時，遇到一個時鐘信號elk,輸入數據向右移位，并串行輸出數據。第5章結論5.1對本設計優缺點的分析在做本次課程設計過程中，我感觸最深的當屈查閱大量的設計資料了。為了 讓自己的設計更加完善，查閱這方而的設計資料是十分必要的。在做設計z前， 對所用寄存器的內部結構有一個系統的了解，知道寄存器的內有哪些資源，要有 一個清晰的思路和一個完整的軟件流程圖，設計時要不斷改進是程序設計的必經 z路，在設

20、計過程中應該將遇到的問題記錄下來，分析清楚，以備卜次注意。通 過此次設計，了解到理論知識與實踐相結合的重要意義，學會了堅持、耐心和努 力。設計的過程中出現了不少問題，在大家伙的共同努力下，最終都得以解決， 這鍛煉我們發現問題，解決問題的能力，這次課程設計也在一定程度上鍛煉了我 的團隊協作能力，我相信這對于我今后走上社會工作吋一定會冇所幫助。也感謝 齊老師對我的指導。52結論與心得此次課程設計使我更加的了解eda技術，雖然對quartus ii 9.0這個軟件的 使用有一定的了解，但是串入串出移位寄存器的課程設計對我來說還是有很人難 度的，因為感覺一切都是陌生的，i大i此前期做了大量的準備，在圖

21、書館也借了不 少參考書籍，在做課程設計時，我按照老師的耍求以及參考書的步驟進行，很快 的掌握了一些串入串岀移位寄存器的基本知識以及操作。從設計，到仿真調試, 再到芯片下載運行，到最后測試成功，每一個步驟都存在很多難點，也遇到了很 多問題，這就耍求我們首先耍有信心和足夠的耐心，其次耍有正確的學習心態、 嚴諜的科學態度和認真的工作作風，最后我們得具有扎實的理論基礎和一定的動 手能力。要明口一點，不管看上去多么簡單的東四，實際做起來可就沒那么容易 了，要避免少走彎路，一開始就要有認真對待的準備。在此次課程設計的選題 中我選取了一道我認為有把握，知識點可以掌握的題，這樣做起來才能更好地將 理論與實踐相結合起來，從中學到更多的知識。這次課程設計使我懂得了理論與 實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與 實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實 際動手能力和獨立思考的能力。在設計的過程中，可以說是困難重重，這畢競第 一次做的，難免會遇到過