1、精選優(yōu)質(zhì)文檔-傾情為你奉上 本科實驗報告實驗名稱： 數(shù)字系統(tǒng)設(shè)計與實驗（軟件部分） 課程名稱：數(shù)字系統(tǒng)設(shè)計與實驗（軟件部分）實驗時間：任課教師：實驗地點：實驗教師：實驗類型： 原理驗證 綜合設(shè)計 自主創(chuàng)新學(xué)生姓名：學(xué)號/班級：組 號：學(xué) 院：同組搭檔：專 業(yè)：成 績：實驗一 QuartusII 9.1軟件的使用一、實驗?zāi)康?、通過實現(xiàn)簡單組合邏輯電路，掌握QUARTUSII 9.1軟件的使用；2、編程實現(xiàn)3-8譯碼電路以掌握VHDL組合邏輯的設(shè)計以及QUARTUSII 9.1軟件的使用。；二、實驗內(nèi)容1、3-8譯碼電路VHDL組合邏輯的設(shè)計A、3-8譯碼電路真值表輸入輸出D2D1D0Q7Q6Q

2、5Q4Q3Q2Q1Q00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000B、功能仿真波形圖：C、時序仿真波形圖：D、VHDL代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity decoder3_8 isport(en:in std_logic; sel:in std_logic_vector(2 dow

3、nto 0); qout:out std_logic_vector(7 downto 0);end decoder3_8;architecture beha of decoder3_8 is signal sina_in:std_logic_vector(2 downto 0); signal sina_out:std_logic_vector(7 downto 0);begin sina_in<=sel; process(sina_in,en) begin if(en='0')then case sina_in is when"000"=>si

4、na_out<="" when"001"=>sina_out<="" when"010"=>sina_out<="" when"011"=>sina_out<="" when"100"=>sina_out<="" when"101"=>sina_out<="" when"110"=>si

5、na_out<="" when"111"=>sina_out<="" when others=>sina_out<="" end case; end if; qout<=sina_out;end process;end beha;2、共陽極七段譯碼器VHDL組合邏輯的設(shè)計A、共陽極七段譯碼器管腳分布及電路結(jié)構(gòu)如下如所示:顯示0時，a,b,c,d,e,f管腳接低電平，g管腳接高電平點亮的二極管會顯示數(shù)字0 。如圖所示：B功能仿真波形圖：C時序仿真波形圖：D、VHDL代碼librar

6、y ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity seg7 isport(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0);end seg7;architecture beha of seg7 issignal qout:std_logic_vector(3 downto 0);sig

7、nal q_temp:std_logic_vector(3 downto 0);begin process(clk,load) begin if(load='1')then q_temp<=data_in; elsif(clk'event and clk='1')then if(en='0')then qout<=qout; elsif(qout="1001")then qout<="0000" else qout<=qout+1; end if; q_temp<=qo

8、ut; end if; end process; process(q_temp) begin case q_temp is when"0000"=>seg<="" when"0001"=>seg<="" when"0010"=>seg<="" when"0011"=>seg<="" when"0100"=>seg<="" when&quo

9、t;0101"=>seg<="" when"0110"=>seg<="" when"0111"=>seg<="" when"1000"=>seg<="" when"1001"=>seg<="" when others=>seg<="" end case; end process;end beha;實驗二 模十狀態(tài)機與

10、7段譯碼器顯示一、實驗?zāi)康耐ㄟ^設(shè)計頻率可選的模十狀態(tài)機以及7段譯碼電路以進一步掌握VHDL硬件描述語言。二、實驗內(nèi)容此設(shè)計包括分頻器、多路選擇器、狀態(tài)機和譯碼器。時鐘輸入作為分頻器的輸入，輸出時鐘分別為2分頻、4分頻、8分頻和16分頻；四個頻率的時鐘信號由4選1的多路選擇器選擇其中之一作為狀態(tài)機的時鐘輸入；使用選中的時鐘頻率作為輸入驅(qū)動狀態(tài)機按照以下的次序輸出：0->2->5->6->1->9->4->8->7->3->0的順序輸出；使用此輸出作為驅(qū)動輸入到7段譯碼器的顯示邏輯。功能仿真結(jié)果：圖 1總體仿真結(jié)果圖2 二分頻結(jié)果 圖3

11、四分頻結(jié)果圖4 八分頻結(jié)果圖5 十六分頻結(jié)果實驗三 數(shù)字鐘的設(shè)計與仿真一、實驗?zāi)康耐ㄟ^設(shè)計實現(xiàn)四種頻率可選的數(shù)字鐘的設(shè)計與仿真，以熟悉VHDL語言編程。二、實驗內(nèi)容系統(tǒng)整體由分頻器、多路選擇器和計數(shù)器三個模塊組成。輸入引腳有5根，分別為時鐘（提供整個系統(tǒng)的時鐘信號）、選擇器輸入Sel1、Sel0（選擇不同的頻率輸入）、復(fù)位信號，以及置位信號。輸出引腳有24根，分別為時個位hour_low(3 downto 0)和十位hour_high (3 downto 0)、分鐘個位min_low(3 downto 0)和十位min_high (3 downto 0)、秒個位second_low(3 downto 0)和十位secondr_high (3 downto 0)。功能仿真結(jié)果如下圖所示：圖1 總體功能仿真圖2 59秒跳變圖3 9分59秒跳變圖4 59分59秒跳變圖5 9時59分59秒跳變圖6 23時59分59秒跳變【實驗心得】本次實驗比較難，設(shè)計的知識點比較多，開始的時候感覺難以下手，最初并不知道因為線路重疊要采取一些特殊的方法，把代碼打上去結(jié)果程序不能運行成功，在仔細閱讀使用手冊后才發(fā)現(xiàn)這個問題