1、第一次作業1.1 EDA 的英文全稱是什么？EDA 的中文含義是什么？答：ED自動化A 即 Electronic Design Automation 的縮寫，直譯為：電子設計。1.2 什么叫 EDA 技術？利用 EDA 技術進行電子系統的設計有什么特點？答：EDA 技術有狹義和廣義之分，狹義 EDA 技術就是以大規模可編程邏輯器件為設計載體，以硬件描述語言為系統邏輯描述的主要表達方式，以計算機、大規模可編程邏輯器件的開發軟件及實驗開發系統為設計工具，通過有關的開發軟件，自動完成用軟件的方式設計的電子系統到硬件系統的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化、邏輯布局布線、邏輯仿真，直至完成對

2、于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統或專用集成芯片的一門新技術，或稱為 IES/ASIC 自動設計技術。用軟件的方式設計硬件；用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成的；設計過程中可用有關軟件進行各種仿真；系統可現場編程，在線升級；整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。1.3 從使用的角度來講，EDA 技術主要包括幾個方面的內容？這幾個方面在整個電子系統的設計中分別起什么作用？答：EDA 技術的學習主要應掌握四個方面的內容：大規模可編程邏輯器件；硬件描述語言；軟件開發工具；實驗開發系統。其中，硬件描述語言是重點。對于大規

3、模可編程邏輯器件，主要是了解其分類、基本結構、工作原理、各廠家產品的系列、性能指標以及如何選用，而對于各個產品的具體結構不必研究過細。對于硬件描述語言，除了掌握基本語法規定外，更重要的是要理解 VHDL 的三個“精髓”：軟件的強數據類型與硬件電路的惟一性、硬件行為的并行性決定了 VHDL 語言的并行性、軟件仿真的順序性與實際硬件行為的并行性；要掌握系統的分析與建模方法，能夠將各種基本語法規定熟練地運用于自己的設計中。對于軟件開發工具，應熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗證各步驟的使用。對于實驗開發系統，主要能夠根據自己所擁有的設備，熟練地進行硬件驗證或變通地進行硬件

4、驗證。1.4 什么叫可編程邏輯器件(簡稱 PLD)？ FPGA 和 CPLD 的中文含義分別是什么？國際上生產FPGA/CPLD 的主流公司，并且在國內占有較大市場份額的主要有哪幾家？其產品系列有哪些？其可用邏輯門/等效門數大約在什么范圍？答：可編程邏輯器件(簡稱 PLD)是一種由用戶編程以實現某種邏輯功能的新型邏輯器件。 FPGA 和 CPLD 分別是現場可編程門陣列和復雜可編程邏輯器件的簡稱。國際上生產 FPGA/CPLD 的主流公司，并且在國內占有市場份額較大的主要是Xilinx， Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000

5、，XC4000，XC4000E，XC4000XLA，XC5200 系列等，可用門數為 120018 000；Altera 公司的 CPLD 器件有 FLEX6000，FLEX8000，FLEX10K， FLEX10KE 系列等，提供門數為 500025 000；Lattice 公司的 ISP-PLD 器件有 ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000 系列等，集成度可多達 25 000 個 PLD 等效門。第二次作業1.8 目前比較流行的、主流廠家的 EDA 的軟件工具有哪些？這些開發軟件的主要區別是什么？答：目前比較流行的、主流廠家的 EDA 的軟

6、件工具有 Altera 的 MAX+plus II、Lattice 的ispEXPERT、Xilinx 的 Foundation Series。1.10 對于目標器件為 FPGA/CPLD 的 VHDL 設計，其工程設計包括幾個主要步驟？每步的作用是什么？每步的結果是什么？答：第一:需要進行“源程序的編輯和編譯”用一定的邏輯表達手段將設計表達出來; 第二：要進行“邏輯綜合”-將用一定的邏輯表達手段將表達出來的設計經過一系列的操作，分解成一系列的邏輯電路及對應的關系（電路分解）；第三：要進行目標器件的“布線/適配”-在選用的目標器件中建立這些基本邏輯電路的對應關系（邏輯實現）第四：目標器件的編程

7、下載-將前面的軟件設計經過編程變成具體的設計系統（物理實現）；最后要進行硬件仿真/硬件測試-驗證所設計的系統是否符合要求。同時，在設計過程中要進行有關仿真”-模擬有關設計結果與設計構想是否相符。1.11名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時序仿真。答：邏輯綜合：邏輯綜合器的功能就是將設計者在 EDA 平臺上完成的針對某個系統項目的HDL、原理圖或狀態圖形的描述，針對給定硬件結構組件進行編譯、優化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實現的硬件結構參數，它的功能就是將軟件描述與給定硬件結構用某種網表文件的方式聯系起來。顯然，綜合

8、器是軟件描述與硬件實現的一座橋梁。綜合過程就是將電路的高級語言描述轉換成低級的，可與 FPGA/CPLD 或構成 ASIC 的門陣列基本結構相映射的網表文件。邏輯適配：適配器的功能是將由綜合器產生的網表文件配置于指定的目標器件中，產生最終的下載文件，如 JEDEC 格式的文件。適配所選定的目標器件(FPGA/CPLD 芯片)必須屬于原綜合器指定的目標器件系列。行為仿真：在綜合以前可以先對 VHDL 所描述的內容進行行為仿真，即將 VHDL 設計源程序直接送到 VHDL 仿真器中仿真，這就是所謂的 VHDL 行為仿真。因為此時的仿真只是根據 VHDL 的語義進行的，與具體電路沒有關系。功能仿真：

9、僅對 VHDL 描述的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性，如延時特性。時序仿真：時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進去了，因而，仿真精度要高得多。但時序仿真的仿真文件必須來自針對具體器件的布線/適配器所產生的仿真文件。綜合后所得的 EDIF/XNF 門級網表文件通常作為FPGA 布線器或 CPLD 適配器的輸入文件。通過布線/適配的處理后，布線/適配器將生成一個VHDL 網表文件，這個網表文件中包含了較為精確的延時信息，網表文件中描述的電路結構與布線/適配后的結果是一致的。此時，將這個 VHDL 網表文件送到

10、 VHDL 仿真器中進行仿真，就可以得到精確的時序仿真結果了 。1.12談談你對 EDA 技術應用的展望。1.EDA 技術將廣泛應用于高校電類專業實踐教學工作中；2.EDA 技術將廣泛應用于科研工作和新產品的開發中；3.EDA 技術將廣泛應用于專用集成電路的開發中；4.EDA 技術將廣泛應用于傳統機電設備的升級換代和技術改造中。第三次作業2.1簡述 PLD 的基本類型和分類方法。答： 常見的 PLD 產品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGDS。分類方法有：1、從結構的復

11、雜度分類；2、從互連結構樹上分類；3、從可編程特性上分類；4、從可編程元件上分類；2 .2CPLD 和 FPGA 是如何進行標識的？舉例進行說明。答：FPGA 與 CPLD 的辨別和分類主要是根據其結構特點和工作原理。通常的分類方法是：將以乘積項結構方式構成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI 系列、Xilinx 的XC9500 系列、Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的 Mach 系列等。將以查表法結構方式構成邏輯行為的器件稱為 FPGA，如 Xilinx 的 SPARTAN 系列、Altera的 FLEX10K 或

12、ACEX1K 系列等。第四次作業2.3 Altera公司、Xilinx公司、Lattice公司有哪些器件系列？這些器件各有什么性能指標？答：這些公司有CPLD器件系列、FPGA系列、ispLSI和pLSI邏輯器件系列;CPLD器件系列提高了芯片的利用率和工作頻率；FPGA系列具有高密度、高速率、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現場模擬調試等優點。ispLSI和pLSI邏輯器件系列即有低密度PLD使用方便、性能可靠等優點，又有FPGA器件的高密度和靈活性。2.4 CPLD的英文全稱是什么？CPLD的結構主要由哪幾部分組成?每一部分的作用如何？答

13、：Complex Programmable Logic Devices;主要由宏單元、可編程連線、I/O控制塊組成；宏單元是基本結構、可編程連線負責信號傳遞，連線所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制。2.7 什么叫FPGA的配置模式？FPGA器件有哪幾種配置模式？每種配置模式有什么特點？FPGA的配置流程如何？答：FPGA的配置模式是指FPGA用來完成設計時的邏輯配置和外部連接方式；FPGA器件有三類配置下載方式：主動配置方式（AS）和被動配置方式（PS）和最常用的(JTAG)配置方式。AS由FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列.如EPCS

14、1,EPCS4配置器件專供AS模式，目前只支持Cyclone系列。使用Altera串行配置器件來完成。Cyclone期間處于主動地位，配置期間處于從屬地位。配置數據通過DATA0引腳送入FPGA。配置數據被同步在DCLK輸入上，1個時鐘周期傳送1位數據。PS則由外部計算機或控制器控制配置過程。通過加強型配置器件（EPC16，EPC8，EPC4）等配置器件來完成，在PS配置期間，配置數據從外部儲存部件，通過DATA0引腳送入FPGA。配置數據在DCLK上升沿鎖存，1個時鐘周期傳送1位數據。JTAG接口是一個業界標準,主要用于芯片測試等功能,使用IEEEStd1149.1聯合邊界掃描接口引腳，支持

15、JAMSTAPL標準，可以使用Altera下載電纜或主控器來完成；FPGA的配置流程一般包括芯片的初始化、配置和啟動等幾個過程；2.8 什么叫系統可編程？是不是只有Lattice公司的產品具有系統可編程的特性？答：系統可編程就是當系統上電并正常工作時，計算機通過系統中的CPLD擁有ISP接口并直接對其進行編程，器件在編程后立即進入工作狀態。不是；第五次作業3.2 VHDL程序一般包括幾個組成部分？每部分的作用是什么？ 答：（1）三個基本組成部分：庫、程序包使用說明，實體描述和實體對應的結構體描述。（2）庫、程序包使用說明：用于打開調用本設計實體將用到的庫、程序；實體描述：用于描述該設計實體與外

16、界的接口信號說明；結構體描述：用于描述該設計實體內部的組成及內部工作的邏輯關系，結構體配置語句主要用于層次化的方式對特定的設計實體進行元件的例化，或是為實體選定某個特定的結構體。3.4 庫由哪些部分組成？在VHDL語言中常見的有幾種庫？編程人員怎樣使用現有的庫？答：設計庫由若干程序包組成，每個程序包都有一個包聲明和一個可選的包體聲明。在設計庫中，包聲明和包體聲明是分別編譯的；常用的庫有四種IEEE庫、STD庫、WORK庫、VITAL庫；庫、程序包的使用格式如下: LIBRARY 庫名； USE庫名.程序包名.項目名/ALL第六次作業1什么叫標識符？VHDL的基本標識符是怎樣規定的？答：標識符是

17、指用來為常數、變量、信號、端口、子程序或者參數等命名，由英文字母、數字和下劃線組成。遵從的規則：（1）首字符必須是英文字母。（2）不連續使用下劃線“_”，不以下劃線“_”結尾的。（3）大小寫英文字母等效，可以大小寫混合輸入。（4）標識符中不能有空格。（5）VHDL的保留字不能用于作為標識符使用。第七次作業3.10 VHDL語言中的標準數據類型有哪幾類？用戶可以自己定義的數據類型有哪幾類？并簡單介紹各數據類型。（1）標量型：屬單元素最基本的數據類型，通常用于描述一個單值數據對象，它包括實數類型、整數類型、枚舉類型和時間類型。 復合類型：可以由細小的數據類型復合而成，如可有標量復合而成。復合類型主

18、要有數組型和記錄型。 存取類型：為給定的數據類型的數據對象提供存取方式。 文件類型：用于提供多值存取類型。（2） 用戶可自定義的數據類型：枚舉類型、整數類型、數組類型、記錄類型、時間類型、實數類型等。3.8用戶怎樣自定義數據類型？試舉例說明。答：利用類型定義語句TYPE和子類型定義語句SUBTYPE實現。如TYPE WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPE DIGITS INTEGER RANGE 0 T O 9第八次作業3.13VHDL語言有哪幾類操作符？在一個表達式中有多種操作符時應按怎樣的準則進行運算？下列三個表達式是否等效：A=NOTBA

19、NDCORD;A=(NOTBANDC)ORD;A=NOTBAND(CORD).答：（1）主要有四種操作符邏輯運算符，關系運算符，算術運算符，符號運算符此外還有重載運算符。（2）按照操作符的優先級高低進行運算（3）這三個表達式不等效。1式表達錯誤，對同一優先級的不同運算符應加上括號。2和3式的運算順序不同。3.22在CASE語句中在什么情況下可以不要WHENOTHERS語句？在什么情況下一定要WHENOTHERS語句？答：case語句執行時，根據選擇表達式的值來選擇執行哪個順序語句，要求對于選擇表達式的每個可能取值，有且僅有一個選擇值與之匹配。因此，當已列出的選擇值能夠覆蓋選擇表達式的所有可能取

20、值時，可以不要whenothers語句。否則，要用whenothers表示其它未列出的選擇值。3-19 VHDL中,信號復制與變量賦值有什么區別？其賦值符號是否異同？答：變量賦值與信號復制的區別在于，變量具有局部特征，它的有效只局限于所定義的一個進程中，或一個子程序中，它是一個局部的、暫時性數據對象。信號則不同，信號具有全局性特征，它不但可以作為一個設計實體內部各單元之間數據傳送的載體，而且可通過信號與其他的實體進行通信。變量賦值目標：= 賦值源；信號賦值目標 順序語句;when選擇值2=順序語句;.endcase;case語句可根據一個表達式的不同取值執行不同的順序語句。使用時應注意：1.表

21、達式的值可以是整型或枚舉型的，或是這些數據類型構成的數組。2.選擇值可以是單個取值，如4；也可以是一個取值范圍，如2to5；也可以是多個并列的取值，如2|6；還可以是以上三種取值方式的混合。3.case語句執行時，根據選擇表達式的值來選擇執行哪個順序語句，選擇的結果和每個選擇值的順序無關，只要求對于選擇表達式的每個可能取值，有且僅有一個選擇值與之匹配即可。4.常用whenothers表示其它未列出的選擇值。5.“=”后面的順序語句可以有多個。（3）標號：for循環變量in范圍loop標號：while條件loop順序語句;順序語句;endloop標號;endloop標號;for循環用于循環次數已

22、知的情況；while循環用于循環次數未知的情況。使用時應注意：for循環中的循環變量無需事先定義，可自動加/減1。（4）next;無條件中止當前循環，返回循環起點，開始下次循環。exit;無條件退出當前循環。nextloop標號;無條件中止LOOP標號標明的循環，返回LOOP標號處，開始下次循環。exitloop標號;無條件退出LOOP標號標明的循環。nextloop標號when條件;條件為真時中止LOOP標號標明的循環，返回LOOP標號處，開始下次循環。exitloop標號when條件;條件為真時退出LOOP標號標明的循環。 3-25 WAIT有幾種書寫格式？哪些格式可以進行邏輯綜合？答：w

23、aituntil結構waiton結構其中waituntil結構可以進行邏輯組合 3-27 試用EVENT屬性描述一種用時鐘CLK上升沿觸發的D觸發器及一種用時鐘下降沿觸發的觸發器。答：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdtriggerISPORT(clk:INSTD_LOGIC;d:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdtrigger;ARCHITECTUREbehaveOFdtriggerISBEGINPROCESS(clk)BEGINIFclkEV

24、ENTANDclk=1THENq:=d;ENDIF;8/23ENDPROCESS;ENDbehave; 第十次作業LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LATCH IS PORT(D:IN STD_LOGIC; ENA:IN STD_LOGIC; Q:OUT STD_LOGIC);END ENTITY LATCH;ARCHITECTURE ART1 OF LATCH IS SIGNAL S0:STD_LOGIC; BEGIN PROCESS(D,ENA)IS BEGIN IF ENA=1THEN S0=D; END IF; Q=S0; END PROCESS;END ARCHITECTURE ART1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MY74373 IS PORT(D:IN STD_LOGIC_VECTOR (8 DOWNTO 1); OEN:IN STD_LOGIC; G:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 1);END ENTITY MY743