EDA技術(湖南文理學院）智慧樹知到期末考試答案2024年EDA技術(湖南文理學院）QuartusⅡ工具軟件具有()等功能.

A:仿真B:綜合C:其它都有D:設計輸入答案:其它都有QuartusII中編譯VHDL源程序時要求()

A:文件名和實體名要相同；B:文件名和實體名無關；C:文件名和實體可以不同名；D:不確定。答案:文件名和實體名要相同；基于硬件描述語言HDL的數字系統設計目前最常用的設計法稱為（）設計法。

A:定層B:自底向上C:積木式D:自頂向下答案:自頂向下關于1987標準的VHDL語言中，標識符描述正確的是()

A:下劃線可以連用；B:不能使用下劃線；C:下劃線不能連用；D:可以使用任何字符。答案:下劃線不能連用；在EDA工具中，能完成在目標系統器件上布局布線軟件稱為（）

A:下載器B:仿真器C:綜合器D:適配器答案:適配器VHDL語言中變量定義的位置是()

A:結構體中特定位置。B:實體中中任何位置；C:結構體中任何位置；D:實體中特定位置；答案:結構體中特定位置。在QuartusⅡ的原理圖文件中,正確的總線命名方式是（）。

A:a[7downto0]B:a[8]C:a[7..0]D:a[7:0]答案:a[7..0]VHDL語言中信號定義的位置是()

A:實體中特定位置；B:結構體中特定位置。C:實體中任何位置；D:結構體中任何位置；答案:結構體中特定位置。下面數據中屬于實數的是()

A:3；B:4.2；C:1；D:11011。答案:4.2；在VHDL中，用語句()表示clock的下降沿。

A:clock'EVENTANDclock='0'。B:clock'EVENT；C:clock'EVENTANDclock='1'；D:clock='0'；答案:clock’EVENTANDclock=’0’在EDA中，ISP的中文含義是()

A:在系統編程；B:沒有特定意義；C:網絡供應商；D:使用編程器燒寫PLD芯片。答案:在系統編程；進程中的信號賦值語句，其信號更新是()

A:都不對。B:在進程的最后完成；C:按順序完成；D:比變量更快完成；答案:在進程的最后完成下列語句中，不屬于并行語句的是：()

A:元件例化語句；B:CASE語句；C:WHEN…ELSE…語句。D:進程語句；答案:CASE在EDA工具中，能將硬件描述語言轉化為硬件電路的重要工具軟件稱為（）。

A:適配器B:下載器C:仿真器D:綜合器答案:綜合器VHDL文本編輯中編譯時出現如下的報錯信息Error:Can'topenVHDL"WORK"其錯誤原因是()

A:程序中缺少關鍵詞。B:錯將設計文件存入了根目錄，并將其設定成工程；C:錯將設計文件的后綴寫成.tdf，而非.vhd；D:設計文件的文件名與實體名不一致；答案:錯將設計文件存入了根目錄，并將其設定成工程；在C語言的基礎上演化而來的硬件描述語言是（）

A:AHDB:VHDLC:VerilogHDLD:CUPL答案:VerilogHDL在VHDL中，PROCESS本身是()語句

A:順序；B:并行；C:順序和并行；D:任何。答案:順序；EP1C3T100C8具有()個管腳

A:100個；B:72個；C:不確定。D:8個；答案:100個；下面哪個選項不是信號和變量的不同特性？（）

A:定義位置不同B:賦值行為不同C:賦值方式不同D:綜合結果不同答案:綜合結果不同子系統設計優化，主要考慮提高資源利用率減少功耗（即面積優化），以及提高運行速度（即速度優化）；指出下列哪些方法是面積優化（

）。①流水線設計???②資源共享???③邏輯優化???④串行化???⑤寄存器配平???⑥關鍵路徑法?

A:①④⑥?B:②③④C:?①③⑤?D:②⑤⑥答案:②③④如果a=1,b=0，則邏輯表達式（aANDb）OR（NOTbANDa）的值是()

A:0；B:2；C:不確定。D:1；答案:1；可編程邏輯器件的英文簡稱是()

A:FPGA；B:PAL；C:PLD。D:PLA；答案:PLD正確給變量X賦值的語句是()

A:X＜=A+B；B:X=A+B；C:其他都不正確。D:X:=A+b；答案:正確EDA的中文含義是()

A:計算機輔助計算；B:電子設計自動化；C:計算機輔助教學；D:計算機輔助制造。答案:電子設計自動化1987標準的VHDL語言對大小寫是()

A:只能用大寫；B:只能用小寫；C:敏感的；D:不敏感。答案:不敏感。關于1987標準的VHDL語言中，標識符描述正確的是()

A:任何字符都可以。B:必須以英文字母開頭；C:可以使用數字開頭；D:可以使用漢字開頭；答案:必須以英文字母開頭；下面哪一個可以用作VHDL中的合法的實體名()

A:OUT1。B:VARIABLE；C:SIGNAL；D:OR；答案:OR將硬件描述語言轉換為硬件電路的重要工具稱為HDL綜合器。（）

A:對B:錯答案:對進程語句的啟動條件是敏感信號的變化或滿足條件的wait語句。（）

A:正確B:錯誤答案:正確在VHDL中,預定義的屬性描述語句可用于檢出時鐘邊沿,完成定時檢查,獲得未約束的數據類型的范圍等.（）

A:錯誤B:正確答案:正確QuartusII的primitives元件庫包括各種邏輯門，觸發器和輸入輸出端口等。（）

A:錯誤B:正確答案:正確用QuartusⅡ的輸入法設計的文件不能直接保持在根目錄上,因此設計者在進入設計前,應當在計算機中建立保存文件的工程目錄.（）

A:正確B:錯誤答案:正確在QuartusII中利用RTL閱讀器可以觀察設計電路的綜合結果。（）

A:錯誤B:正確答案:正確VHDL的實體由實體聲明部分和結構體組成.（）

A:錯誤B:正確答案:正確在EDA發展的CAE階段，人們只能借助計算機對電路進行模擬、預測，以及輔助進行集成電路版圖編輯、印刷電路板（PCB）布局布線等工作。（）

A:錯誤B:正確答案:錯誤在給可編程邏輯器件編程時，常用的下載線有ByteBlaster和USBBlaster.（）

A:正確B:錯誤答案:正確Quartus工程中頂層文件的文件名必須和底層實體的名稱一致.（）

A:錯誤B:正確答案:錯誤在VHDL中最常用的庫是STD標準庫,最常用的程序包是STD_LOGIC_1164程序包.（）

A:錯B:對答案:對EDA的設計輸入方式主要包括文本輸入方式、圖形輸入方式、波形輸入方式。（）

A:正確B:錯誤答案:正確EDA設計流程包括設計準備、設計輸入、設計處理、器件編程四個步驟。（）

A:正確B: