2024-01-24第6章數字電路基礎

內容提要

本章先介紹數字電路基本概念及數制、碼制等知識，然后介紹基本邏輯門和復合邏輯門電路的邏輯功能、邏輯電路的表示方法，最后介紹邏輯運算法則、邏輯函數的公式化簡法和卡諾圖化簡法以及集成與非門的引腳定義及使用方法。2024-01-246.1數字電路概述6.2數制與碼制6.3基本邏輯門6.4邏輯運算法則6.5集成與非門電路2024-01-246.1數字電路概述6.1.1數字信號與數字電路電信號可以分為模擬信號和數字信號兩類，如圖6.1所示。模擬信號的數值相對于時間的變化是連續的，處理模擬信號的電路稱為模擬電路。數字信號的數值相對于時間的變化是離散的，處理數字信號的電路稱為數字電路。數字信號具有不連續和突變的特性，也稱脈沖信號。脈沖的含義是指脈動和沖擊，數字電路是研究數字信號的產生、變換、傳輸、儲存、控制和運算的電路。目前，數字信號和數字電路的應用越來越廣泛。2024-01-24圖6.1模擬信號和數字信號2024-01-24

6.1.2數字電路的特點數字電路主要有以下幾個特點。（1）數字電路中，輸入、輸出電壓值一般只有兩種取值：高電平或低電平，常采用“1”和“0”兩個數碼來表示。它們不具有數量大小的意義，僅表示客觀事物的兩種相反狀態，例如，電路的“通”和“斷”，燈泡的“亮”和“滅”等，這里的“1”和“0”只是作為一種符號，稱為“邏輯1”和“邏輯0”。規定用“1”表示高電平，用“0”表示低電平，稱為正邏輯，反之，稱為負邏輯，如圖6.2所示。正邏輯和負邏輯與邏輯電路本身的好壞無關，但同一電路，采用正邏輯或負邏輯，表達的邏輯功能是不同的，如無特別說明，本書均采用正邏輯。2024-01-24圖6.2正邏輯和負邏輯2024-01-24

（2）數字電路主要研究電路輸入、輸出的0，1符號序列間的邏輯關系。（3）數字信號有抗干擾能力強、功耗低、對電路元件精度要求不高、可靠性強、便于集成化和系列化生產等特點。（4）數字電路保密性好。信息能長期在電路中加以存儲。數字電路與模擬電路的比較見表6.1。2024-01-24電路類型比較內容模擬電路數字電路工作信號模擬信號（如正弦波）數字信號（如矩形波）解決問題將小信號不失真地放大輸出與輸入之間的邏輯關系數學工具普通數學邏輯代數研究方法圖解法、微變等效電路法邏輯狀態、真值表、波形圖、轉換圖單元電路放大器門電路、觸發器三極管工作狀態放大區（場效應管—恒流區）飽和區、截止區（場效應管—可變電阻區、夾斷區）表6.1模擬電路與數字電路的比較

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6.1.3常見的脈沖波形及參數

脈沖的含義是指脈動和沖擊，數字信號具有不連續和突變的特性，實質上是一種脈沖信號。從廣義上來講，凡是不連續的非正弦電壓或電流都稱為脈沖信號。常見的脈沖信號多種多樣，如圖6.3所示，它可以是周期性的，也可以是非周期性的或單次的。2024-01-24圖6.3常見的脈沖波形

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數字電路常使用理想的矩形脈沖波作為電路的工作信號，如圖6.4所示。實際的矩形脈沖波如圖6.5所示，當它從低電平上升為高電平，或由高電平下降到低電平時，并不是理想的跳變，頂部也不平坦。為了具體說明矩形脈沖波形，常引入以下一些參數。（1）脈沖幅度Um。指脈沖信號變化的最大值。（2）脈沖前沿tr。指脈沖從10%Um上升到90%Um所需的時間。tr愈短，脈沖上升愈快，愈接近于理想的矩形波的上升跳變。2024-01-24圖6.4理想矩形脈沖波形

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（3）脈沖后沿tf。指脈沖從90%Um下降到10%Um所需要的時間。（4）脈沖寬度tw。指脈沖從脈沖前沿的50%Um到脈沖后沿的50%Um所需的時間，也稱脈沖持續時間、有效脈沖寬度等。（5）脈沖周期T。指相鄰脈沖上相應點之間的時間間隔。（6）脈沖頻率f。單位時間內的脈沖數，與周期T的關系為f=1/T。（7）脈寬比tw/T。指脈沖寬度與脈沖周期之比，也稱占空系數，其倒數稱為空度比。2024-01-24圖6.5實際矩形脈沖波形

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6.2數制與碼制

6.2.1數制數制是一種計數的方法，它是進位計數制的簡稱。

1.十進制（D）日常生活中人們最習慣用的是十進制。十進制是以10為基數的計數制。在十進制中，每位有0～9十個數碼，它的進位規則是“逢十進一”。如[374.68]10=3×102+7×101+4×100+6×10

1+8×10

2

其中乘數102、101、100、10

1、10

2等，是根據各個數碼在數中的位置得來的，稱為該位的“權”，它們都是基數10的冪。數碼與權的乘積稱為加權系數，如上述的3×102、7×101、4×100、6×10

1、8×10

2。十進制的數值是各位加權系數的和。2024-01-24

任何一個十進制數N可表示為：

式中，[N]10表示十進制；

Ki為第i位的數碼（Ki取值為0～9十個數碼）；

10i為第i位的權。注意：小數點的前一位為第0位，即i=0。2024-01-24

2．二進制（B）一個電路用十種不同狀態表示十個不同的數碼是比較復雜的。因此，數字電路中應用最廣泛的是二進制。二進制是以2為基數的計數制。在二進制中，每位只有0和1兩個數碼，它的進位規則是“逢二進一”，即1+1=10（讀作“壹零”）。如[1011.01]2=1×23+0×22+1×21+1×20+0×2

1+1×2

2

式中各位的權都是2的冪，以上各位二進制數所在位的權依次為23、22、21、20、2

1、2

2。任何一個二進制數N可表示為：

式中，Ki只取0和1兩個數碼。2024-01-24

二進制數的四則運算是指兩個二進制數碼0和1之間進行的數值運算，其運算規則與十進制基本相同，只是二進制是逢二進一而不是十進制的逢十進一。例如，兩個二進制數1101和110的四則運算如下：2024-01-242024-01-24

3．八進制（O）和十六進制（H）用二進制表示數時，數碼串很長，書寫和顯示都不方便，在計算機上常用八進制和十六進制。八進制有0～7八個數碼，進位規則是“逢八進一”，計數基數是8。如

[253.7]8=2×82+5×81+3×80+7×8

1

任何一個八進制數N可表示為：2024-01-24

十六進制有0～9，A（10），B（11），C（12），D（13），E（14），F（15）十六個數碼，進位規則是“逢十六進一”，計數基數是16。如

[1AD.2]16=1×162+10×161+13×160+2×16

1

任何一個十六進制數N可表示為：2024-01-24

6.2.2數制轉換

1．二進制、八進制、十六進制數轉換成十進制數只要將二進制、八進制、十六進制數的各位加權系數求和即可。

例6.1

將二進制數[101.1]2、八進制數[175.2]8、十六進制數[1BE.8]16轉換成十進制數。

解：[101.1]2=1×22+0×21+1×20+1×2

1

=[4+0+1+0.5]10=[5.5]10[175.2]8=1×82+7×81+5×80+2×8

1=[64+56+5+0.25]10=[125.25]10[1BE.8]16=1×162+11×161+14×160+8×16

1

=[256+176+14+0.5]10=[446.5]102024-01-24

2．十進制數轉換為二進制、八進制、十六進制數對整數部分和小數部分分別進行轉換。整數部分的轉換可概括為“除2、8、16取余，后余先排”；小數部分的轉換可概括為“乘2、8、16取整，整數順排”。

例6.2將十進制數[35.625]10分別轉換成二進制、八進制、十六進制數。2024-01-24解：（1）轉換成二進制數。整數部分的轉換小數部分的轉換

[35]10=[100011]2[0.625]10=[0.101]2將整數部分與小數部分合起來，[35.625]10=[100011.101]2。2024-01-24（2）轉換成八進制數。所以[35.625]10=[43.5]8。（3）轉換成十六進制數。所以[35.625]10=[23.A]16。2024-01-24

3．二進制數與八進制、十六進制數之間的互換因二進制的基數為2，八進制、十六進制的基數分別為8、16，它們之間的關系是23=81、24=161，故三位、四位二進制數恰好對應一位八進制、十六進制數。因此，將二進制數轉換成八進制、十六進制數時，只要以小數點為界，整數部分從右至左，每三位、四位一組；小數部分從左至右，每三位、四位一組，最低有效位不足三位、四位補0，再將每一組二進制數轉換為相應的八進制、十六進制數，最后將結果按序排列即可。八進制、十六進制數轉換成二進制數時，過程恰好和上面相反，即只要把原來的八進制、十六進制數逐位用相應的三位、四位二進制數代替即可。2024-01-24例6.3

將二進制數[10110101111.10101]2轉換成八進制、十六進制數。解：（1）轉換成八進制數。

010110101111.101010↓↓↓↓↓↓2657.52所以[10110101111.10101]2=[2657.52]8（2）轉換成十六進制數。

010110101111.10101000↓↓↓↓↓5AF.A8所以[10110101111.10101]2=[5AF.A8]16。2024-01-24例6.4

將八進制數[367.52]8、十六進制數[3AC.9E]16轉換成二進制數。解：（1）八進制數[367.52]8轉換成二進制數。

367.52↓↓↓↓↓011110111.101010可略去最后的0，所以[367.52]16=[11110111.10101]2。（2）十六進制數[3AC.9E]16轉換成二進制數。

3AC.9E↓↓↓↓↓001110101100.10011110所以[3AC.9E]16=[1110101100.1001111]2。2024-01-24

6.2.3碼制碼制是一種編碼的規則，它是將若干個二進制數碼0和1按一定的規則排列起來表示某種特定含義。如在開運動會時，每個運動員都有一個號碼，這個號碼只用于表示不同的運動員，并不表示數值的大小。利用二進制數碼表示十進制數的編碼方法稱為二-十進制編碼（BinaryCodedDecimalSystem），簡稱BCD碼。它規定用四位二進制數碼表示一位十進制數。2024-01-24

1．8421BCD碼四位二進制數碼共有24=16種組合，而十進制數只需要十種狀態，一般使用前面十種，即0000（0）~1001（9），其余六種組合1010～1111是無效的。四位二進制中從高位到低位的權分別是23=8，22=4，21=2，20=1，故這種編碼又稱為8421BCD碼。這種代碼每一位的權是固定不變的，它屬于恒權代碼。例如，

[53]10=[01010011]8421BCD，[10010110]8421BCD=[96]10。

2．5421BCD碼、2421BCD碼

5421BCD碼和2421BCD碼都屬于有權碼，它們的位權從高到低依次是5、4、2、1和2、4、2、1。例如，

[72]10=[10100010]5421BCD，[01001011]5421BCD=[48]10；

[83]10=[11100011]2421BCD，[10011011]2421BCD=[68]10。2024-01-24

3.余3BCD碼余3BCD碼是由8421BCD碼加3（0011）得來的，是一種無權碼。余3BCD碼中的0和9，1和8，2和7，3和6，4和5互為反碼，用作十進制的數學運算十分方便。

4.格雷（Gray）碼格雷（Gray）碼也是一種無權碼，其特點是相鄰兩個碼之間僅有一位碼有差異。常用于模擬量的轉換，當模擬量發生微小變化而可能引起數字量發生變化時，格雷碼僅改變一位，比其他碼同時改變二位或多位更可靠，減少了出錯的可能性。格雷碼的規則較難記。表6.2所示是幾種常見的代碼。2024-01-24表6.2幾種常見的代碼十進制數二進制數有權碼無權碼8421BCD碼5421BCD碼2421BCD碼余3BCD碼格雷碼00000000000000000001100001000100010001000101000001200100010001000100101001130011001100110011011000104010001000100010001110110501010101100010111000011160110011010011100100101017011101111010110110100100810001000101111101011110091001100111001111110011011010100001000000010000000100000100001111111511110001010100011000000110110100100010002024-01-24

6.3基本邏輯門.

所謂邏輯關系是指事物的“條件”與“結果”的關系。在數字電路中，用輸入信號反映“條件”，用輸出信號反映“結果”，這種電路稱為邏輯電路。邏輯電路像門一樣按照一定的條件“開”或“關”，又稱為門電路。最基本的邏輯關系有3種：與邏輯、或邏輯和非邏輯，對應的邏輯門電路有與門、或門和非門。

6.3.1與邏輯及與門

1.與邏輯與邏輯關系是指某幾個條件同時滿足時其結果才成立。如圖6.6（a）所示的是兩個串聯的開關控制一盞燈與邏輯電路，開關A，B的閉合是條件，燈亮是結果。顯然，只有開關A，B都閉合，燈才會亮。2024-01-24圖6.6與門電路及邏輯符號2024-01-24

2.與門如圖6.6（b）所示的是二極管組成的與門電路。由圖可知，在輸入端A，B中只要有一個（或一個以上）為低電平0，則與輸入端相連的二極管必然獲得正向電壓而導通，在二極管的鉗位作用下，使輸出Y為低電平0；只有輸入A與B同時為高電平1時，輸出Y才為高電平1。可見，輸出端與兩個輸入端之間存在著與邏輯關系。與邏輯關系還可以用邏輯函數式來表示，稱為邏輯乘Y=A·B=AB（6-1）邏輯乘的基本運算是：0·0=0；0·1=0；1·0=0；1·1=1。對于多輸入的與邏輯可表示為：Y=ABCD…。與邏輯功能可用“全1出1，見0出0”的口訣來記憶。與門電路的邏輯符號如圖6.6（c）所示。圖6.6（d）為與門電路在不同輸入邏輯變量時對應輸出的邏輯函數波形圖。2024-01-24

把輸入變量可能的取值組合狀態及其對應的輸出狀態列成表格，稱為邏輯狀態表或真值表。與門電路的邏輯狀態見表6.3。ABY001101010001表6.3與門邏輯狀態表

2024-01-246.3.2

或邏輯及或門1.或邏輯或邏輯關系是指在某幾個條件中，只要有一個得到滿足，結果就成立。如圖6.7（a）所示是兩個并聯的開關控制一盞燈的或邏輯電路，開關A，B的閉合是條件，燈亮是結果。顯然，開關A，B只要有任一個閉合，燈就會亮。2024-01-24圖6.7或門電路及邏輯符號2024-01-24

2.或門和與門的分析方法一樣，如圖6.7（b）所示的二極管或門電路，只要輸入端A或B中有一個是高電平1，相應的二極管就會導通，輸出Y就是高電平1，只有輸入A，B同時為低電平0時，Y才是低電平0。或邏輯用邏輯函數式表示，稱為邏輯加

Y=A+B（6-2）邏輯加的基本運算是：0+0=0；0+1=1；1+0=1；1+1=1。對于多輸入的或邏輯可表示為：Y=A+B+C+D+…。或邏輯功能可用“全0出0，見1出1”的口訣來記憶。或門電路的邏輯符號如6.7（c）所示。或門電路的邏輯狀態見表6.4。2024-01-24表6.4或門邏輯狀態表ABY0011010101112024-01-24

6.3.3非邏輯及非門

1.非邏輯非邏輯關系是指結果與條件相反。如圖6.8（a）所示是一個開關和燈并聯的非邏輯電路，開關A閉合是條件，燈亮是結果。顯然，開關A閉合，燈不亮；開關A斷開，燈反而亮。

2.非門如圖6.8（b）所示的是三極管非門電路，當輸入A為高電平1時，三極管處于飽和狀態，輸出Y為低電平0；當輸入A為低電平0時，三極管處于截止狀態，輸出Y為高電平1。由于非門的輸出信號與輸入信號相位相反，故“非門”又稱為“反相器”。2024-01-24圖6.8非門電路及邏輯符號2024-01-24

非邏輯用邏輯函數式表示稱為邏輯非，其邏輯表達式為：（6-3）上式中是反變量，讀做A非。邏輯非的基本運算是：，。非邏輯功能為“有0出1，有1出0”。非門電路的邏輯符號如圖6.8（c）所示。表6.5非門邏輯狀態表AY0110

非門是只有一個輸入端的邏輯門，非門電路的邏輯狀態見表6.5。2024-01-24

例6.5

在三端輸入的與門和或門的輸入端A，B分別加上如圖6.9（a），（b）所示的脈沖波形，C端接電源或接地，試畫出與門及或門電路的輸出波形。

解：當與門電路的輸入端接電源時，相當于C=1；當或門電路的輸入端接地時，相當于C=0。對應輸入波形A，B的變化分段討論，運用對應的邏輯關系得出與門的輸出如圖6.9（c）所示，或門的輸出如圖6.9（d）所示。2024-01-24圖6.9例6.5的圖

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6.3.4復合邏輯門在實際中可以將上述的基本邏輯門電路組合起來，構成常用的復合邏輯門電路，以實現各種邏輯功能。最常見的復合門電路有：與非、或非、與或非、異或、同或門等。與非門、或非門、與或非門電路分別是與、或、非三種門電路的串聯組合。異或門電路的特點是兩個輸入端信號相異時輸出為1，相同時輸出為0，其邏輯電路如圖6.10所示。同或門電路的特點是兩個輸入端信號相同時輸出為1，相異時輸出為0，其邏輯電路如圖6.11所示（也可在異或門的最后加上一個非門構成）。2024-01-24圖6.10異或門電路2024-01-24圖6.11同或門電路表6.6列出了幾種常見的復合邏輯函數及對應門電路的邏輯符號。2024-01-24表2.5幾種常見的復合邏輯關系邏輯關系邏輯表達式記憶口訣邏輯符號與非全1出0見0出1或非全0出1見1出0與或非異或

相同出0相異出1同或

相同出1相異出0表6.6幾種常見的復合邏輯關系

任一與門全1出0每個與門均見0則出1

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注意：一次異或邏輯運算只有二個輸入變量，多個變量的異或運算，必須兩個兩個變量分別進行。例如A

B

C，先進行其中二個變量的異或運算，其結果再和第三個變量進行異或運算。同或運算也具有同樣的特點。不僅二極管、三極管能構成門電路，場效應管也能構成門電路，而且在集成電路中應用很廣。與三極管門電路相比，其特點是輸入電阻高，電路損耗小，輸出電壓高。不管是哪一種器件構成的門電路，若其名稱相同，則其邏輯關系和邏輯符號就相同。2024-01-24

6.3.5邏輯電路的表示方法表示一個邏輯電路有多種方法，常用的有：真值表、邏輯函數式、邏輯信號波形圖、邏輯圖、卡諾圖5種。它們各有特點，相互聯系、又可以相互轉換，現介紹如下。

1.真值表真值表是根據給定的邏輯問題，把輸入邏輯變量各種可能取值的組合和對應的輸出函數值排列成的表格，它表示了邏輯函數與邏輯變量各種取值之間的一一對應關系。邏輯電路的真值表具有唯一性。當邏輯電路中有n個輸入邏輯變量時，共有2n個不同的變量組合。在列真值表時，為避免遺漏，一般按n位二進制遞增的方式列出。用真值表表示邏輯函數的優點是直觀、明了，可直接看出邏輯電路輸出與輸入變量取值之間的關系。2024-01-24

2.邏輯函數式邏輯函數式是用與、或、非等基本運算來表示輸入變量和輸出函數因果關系的邏輯代數式。由真值表直接寫出的邏輯式是標準的與-或邏輯式。寫標準的與-或邏輯式的方法是：（1）把任意一組變量取值中的1代以原變量，0代以反變量，由此得到一組輸入變量的與組合，如3個輸入變量A，B，C為110時，則代換后的輸入變量的與組合是。（2）把輸出邏輯函數為1所對應的各輸入變量的與組合相加，便得到標準的與-或邏輯式。2024-01-24

3.波形圖波形圖是按真值表畫出的輸入、輸出關系的一系列波形，如表6.7所示。這種表示法形象、直觀。2024-01-24表6.7與非門的關系邏輯函數表達式真值表波形圖邏輯圖卡諾圖2024-01-24

4.邏輯圖邏輯圖是用基本邏輯門和復合邏輯門的邏輯圖形符號組成的對應于某一邏輯功能的電路圖，根據邏輯函數式畫邏輯圖時，只要把邏輯函數式中的各邏輯運算用相應門電路的邏輯圖形符號代替，就可畫出與邏輯函數對應的邏輯圖。

5.卡諾圖卡諾圖是專門用來化簡邏輯函數的，見6.4節。

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例6.6

已知邏輯函數：，試求它對應的真值表。解：將ABC取值的所有組合000，001，…111逐一代入表達式，填入真值表即可，見表6.8。表6.8例6.6的真值表ABCY000000110101011010011011110111112024-01-24

例6.7已知邏輯函數的真值表如表6.9所示，試寫出邏輯式，并畫出邏輯電路圖。解：（1）寫邏輯式：在真值表中，Y為1的輸入變量取值組合只有000和111兩種，將0代以輸入變量的反變量，1代以輸入變量的原變量，得到兩個與項為和ABC，把它們相加便得到輸出邏輯函數式為：

（2）根據邏輯式可畫出圖6.12所示的邏輯圖。2024-01-24表6.9例6.7的真值表ABCY000011110011001101010101100000012024-01-24圖6.12例6.7的圖

2024-01-246.4邏輯運算法則6.4.1邏輯代數的基本運算法則和定律

邏輯代數是分析與設計邏輯電路的數學工具，邏輯代數的變量稱為邏輯變量，表示的是邏輯關系，而不是數量關系，這是它與普通代數的本質區別。1．基本運算法則和定律

在邏輯代數中只有邏輯乘（“與”邏輯）、邏輯加（“或”邏輯）和求反（“非”邏輯）3種基本運算。根據這3種基本運算可以導出邏輯運算的一些法則和定律，見表6.10。2024-01-24表6.10邏輯代數的基本法則和定律0-1律自等律A+0=AA·1=A重疊律A+A=AA·A=A互補律交換律A+B=B+AA·B=B·A結合律(A+B)+C=A+(B+C)(A·B)·C=A·(B·C)A+1=1A·0=0A·2024-01-24分配律A(B+C)=A·B+A·C非非律

吸收律A+AB=AA(A+B)=A對合律反演律（摩根定律）A+B·C=(A+B)·(A+C)·2024-01-24

以上定律可用真值表證明，若等式兩邊式子的真值表相等，則證明等式成立。也可以由以上公式來相互證明。例6.8

利用真值表證明成立。

證明：把A、B的所有取值組合分別代入、進行邏輯運算，得到真值表如表6.11所示。表中第三列和第四列均分別對應相等，即證明了公式成立。··

··表6.11真值表

·AB0011010010001100·2024-01-24

例6.9

證明吸收律成立。

證明：注意：邏輯推演中的“等號”不是表示兩邊變量數值相等，而是說明等號兩邊函數式所表達的邏輯功能相同，因此，等號兩邊的各項不可隨意消項或移項。2024-01-24

2.邏輯代數的三個重要規則邏輯代數的三個重要規則見表6.12。表6.12邏輯代數的三個重要規則規則內容舉例代入規則在任何一個邏輯等式中，如果將等式兩邊所有出現某一變量A的地方，都代之以某個函數Z，則等式依然成立已知，如果以Z=AC代替等式中的A，則反演規則對于任意一個函數表達式Y，如果將Y中所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則所得到的邏輯表達式就是邏輯函數Y的反函數已知·

·

，則

·

·1對偶規則對于任意一個函數表達式Y，如果將Y中的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，那么得到的新的表達式Y，稱為Y的對偶式已知Y=A·(B+C)，則

Y

=A+B·C已知，則·注意：應用反演規則時，不在一個變量上的長非號應保持不變。2024-01-24

6.4.2邏輯函數的化簡大多數情況下，由邏輯真值表寫出的邏輯式，以及由此而畫出的邏輯電路圖往往比較復雜。如果可以化簡，就可以合理選用元件，電路可靠性也因此而提高。邏輯函數的化簡有兩種方法，即公式化簡法和卡諾圖化簡法。1.公式化簡法公式化簡法就是運用上述的邏輯代數運算法則和定律把復雜的邏輯函數式化成簡單的邏輯式。現將常用的化簡方法列于表6.13中。2024-01-24表6.13常用的化簡方法名稱所用公式方法說明舉例并項法將兩項合并為一項，并消去一個變量吸收法消去多余的乘積項AB消去法消去乘積項中多余的因子配項法重復寫入某項，再與其它項配合化簡可將一項拆成兩項，將其配項，然后消去多余的項2024-01-24

公式化簡法并沒有統一的模式，要求對基本定律、基本公式、技巧規則比較熟悉，在化簡比較復雜的邏輯函數時，通常要綜合運用上面介紹的幾種方法。

例6.10

應用邏輯代數運算法則化簡下列各式。（1）（2）（3）（4）解：（1）（2）（3）2024-01-24

（4）

分配律 吸收律（） 分配律 非非律 反演律 吸收律（）

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邏輯函數的真值表是唯一的，但對應的邏輯表達式卻是多種多樣的。常用的有5種形式：與或表達式、或與表達式、與或非表達式、與非-與非表達式、或非-或非表達式。可運用邏輯函數的基本定律將邏輯表達式變換成不同的形式：與或表達式 與非-與非表達式 與或非表達式 或與表達式 或非-或非表達式上述各式中，與或表達式是最常見的，它比較容易與其他形式的表達式互換，但同一個邏輯函數得到的與或表達式也不唯一。由于生產和使用與非門集成電路較多，與非-與非表達式實用價值大。2024-01-24

2.卡諾圖化簡法卡諾圖是邏輯函數的圖解化簡法，是根據邏輯變量中的變量組合按一定規則畫出來的一種方塊圖，它克服了公式化簡法對最終結果難以確定的缺點。卡諾圖化簡法具有確定的化簡步驟，能比較方便地獲得邏輯函數的最簡與或式。（1）卡諾圖的畫法為了更好地掌握這種方法，必須理解下面幾個概念。最小項。全部輸入變量（每個變量以原變量或以反變量只出現一次）的每一種組合都稱為最小項。n個變量的最小項有2n個。為了書寫方便，用m表示最小項，其下標為最小項的編號。3個輸入變量全體最小項的編號如表6.14所示。其它不同輸入變量下的最小項表，可仿照表6.14繪制。2024-01-24ABC最小項簡記符號000m0001m1010m2011m3100m4101m5110m6111m7表6.14三變量最小項表2024-01-24

相鄰項。一個多變量邏輯表達式，如果其中兩個最小項中只有一個變量為互反變量，其余變量均相同，則把這兩項稱為相鄰項。例如，一個三變量邏輯函數中和兩項就是相鄰項，對兩個相鄰項消去那個互為反變量的變量，則兩個相鄰項可合并，即

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卡諾圖。美國貝爾實驗室工程師毛·卡諾（Karnaugh）首先把狀態表重新排列，構成一個能直接看出各項之間相鄰關系的方格表，稱為卡諾圖。用2n個小方格表示n個變量的2n個最小項，并且使邏輯相鄰的最小項在幾何位置上也相鄰，按這樣的相鄰要求排列起來的方格圖，叫作n個輸入變量的最小項卡諾圖，又稱最小項方格圖。圖6.13所示是二～四變量的最小項卡諾圖。圖中橫向變量和縱向變量的排列順序，保證了最小項在卡諾圖中的循環相鄰性，即卡諾圖中不僅每對小方格中的乘積項相鄰，而且同一行左、右兩側及同一列頂部和底部的兩小方格中的項也是相鄰項。2024-01-24圖6.13卡諾圖

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標準與-或式。如一個邏輯式中的每一個與項都是最小項，則該邏輯式稱作標準與-或式，又稱為最小項表達式。任何一種形式的邏輯式都可以利用基本定律和配項法化為標準與-或式，并且標準與-或式是唯一的。例6.11把化成標準與-或式。解：從表達式中可以看出Y是四變量的邏輯函數，但每個乘積項中都缺少一個變量，不符合最小項的規定。為此，將每個乘積項利用配項法把變量補足為4個變量，并進一步展開，即得最小項。2024-01-24

（2）由邏輯表達式畫出卡諾圖首先將邏輯表達式寫成標準與-或式形式，然后把表達式中出現的所有最小項，在卡諾圖相應的方格中填上“1”，其余小方格填“0”（也可不填），就可得到邏輯函數卡諾圖。例如，與邏輯表達式相對應的卡諾圖如圖6.14所示。圖6.14從邏輯表達式畫卡諾圖

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（3）由卡諾圖寫出邏輯表達式卡諾圖與邏輯表達式相對應，二者可以互換，根據邏輯表達式可以畫出卡諾圖，也可以從卡諾圖寫出邏輯表達式。若已知一個卡諾圖，只要將圖中小方格為“1”的對應變量，組合成一個乘積項，變量為“1”的用原變量表示，變量為“0”的用反變量表示，然后將所有乘積項相加可得相應的邏輯表達式。例如，與圖6.15對應的三變量卡諾圖相對應的邏輯表達式為：圖6.15從卡諾圖寫出邏輯表達式

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（4）卡諾圖化簡的方法卡諾圖化簡法：是利用卡諾圖化簡邏輯函數的方法，其步驟和規則如下：第一步：畫出相應變量邏輯函數的卡諾圖。第二步：“填1”。就是把表達式中出現的所有最小項，在卡諾圖相應的方格中填上1。第三步：“圈1”。也就是合并卡諾圖中的相鄰項，即把1按以下規則畫成一個包圍圈。①只有相鄰的1才能合并，且每個包圍圈只能包含2n個1，即只能按2n(n=0、1、2、3…）這樣的數目畫包圍圈。②“1”可以被重復圈在不同的包圍圈中，但新的包圍圈必須有新的元素“1”

。③包圍圈的個數應盡量少，使“與”項少；包圍圈中含有“1”的個數應盡量多，使消去的變量多。④畫包圍圈時注意不要遺忘卡諾圖中四周的相鄰項。第四步：提出每個包圍圈中最小項的共有變量（與項）。第五步：把共有變量（與項）寫成或邏輯式，即為最簡與或式。2024-01-24

卡諾圖化簡法的關鍵就是合并相鄰項來消去有關變量。現以三變量和四變量的卡諾圖為例來說明化簡的方法。①兩個相鄰的小方格（包括處于一行或一列的兩端），可以合并成一項，從而可以消去一個變量，如圖6.16所示。圖6.16兩個相鄰項的合并

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②四個小方格組合為一個大方格，或組成一行（列），或處于兩行（列）的末端，或處于四角，則可以合并成一項，從而可以消去兩個變量，如圖6.17所示。圖6.17四個相鄰項的合并2024-01-24③八個小方格組成兩行（列），或組成兩邊的兩行（列），則可以合并成一項，從而可以消去三個變量，如圖6.18所示。圖6.18八個相鄰項的合并

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例6.12利用卡諾圖化簡例6.11函數表達式。解：根據上題的結果，該表達式共有8個最小項，并且輸入變量是4個。化簡步驟如下：（1）畫出四變量邏輯函數的卡諾圖，見圖6.19。圖6.19四變量卡諾圖2024-01-24

（2）在卡諾圖相應的方格中填上“1”。（3）畫包圍圈“1”，如圖6.19中虛線框所示。（4）提出包圍圈內的共有變量，分別是和。（5）寫出最簡與或式：

在利用卡諾圖化簡邏輯函數的過程中，步驟（3）是關鍵，應特別注意包圍圈不要畫錯。2024-01-24

例6.13

用卡諾圖化簡邏輯函數。

解：因為邏輯函數Y直接給出了8個最小項之和形式，并且輸入變量是4個，所以可以直接填寫卡諾圖，如圖6.20所示。將組成矩形的“1”圈起來，共有4個圈（注意不要漏掉任何一個“1”），合并后得到4項，即圖6.20例6.13的卡諾圖2024-01-24

例6.14

用卡諾圖化簡邏輯函數。

解：有時將Y轉換為最小項之和的形式很麻煩，可直接由一般與或表達式填寫卡諾圖。Y是3變量的函數，填寫卡諾圖時可能會有重復，只填一個“1”就可以了，見圖6.21。本題有兩個結果。

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由圖6.21（a）得：由圖6.21（b）得：可見，一個函數的表達式可能不唯一，那么實現其邏輯函數的邏輯電路也就不唯一。圖6.21例6.14的卡諾圖2024-01-24

例6.15用卡諾圖化簡邏輯函數。

解：如果先將Y轉換成與或式是相當煩瑣的。我們知道，對應一組變量的取值，若，則，反之，，則。顯然的卡諾圖就是將Y的卡諾圖中的“1”換成“0”，“0”換成“1”。可以直接圈Y的卡諾圖的“0”（相當于圈的卡諾圖的“1”），來求的最簡表達式。反過來也一樣：直接圈的卡諾圖的“0”（相當于圈Y的卡諾圖的“1”），來求Y的最簡表達式。這里可以先填的卡諾圖。

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具體填寫方法與上例一樣，如圖6.22所示。直接圈卡諾圖的“0”，合并化簡得：圖6.22例6.15的卡諾圖2024-01-24

3.

具有約束項的邏輯函數的化簡

（1）邏輯函數中的約束項約束項是指在某些邏輯函數中，對一些最小項加以約束，使其不會出現的項。如8421BCD編碼取的是0000~1001這十種代碼，而1010～1111這六種代碼是不允許出現的。

（2）利用約束項化簡邏輯函數2024-01-24

例6.16

，約束項是：和ABC。解：因為A、B、C不允許出現011和111，所以

=0、ABC=0。Y的卡諾圖如圖6.23所示，卡諾圖對應約束項的位置填×。圖6.23例6.16的卡諾圖

按圖6.23（a）化簡，只圈“1”，得到。按圖6.23（b）化簡，把所有約束項都當1處理，將“×”和“1”一起圈：。2024-01-24把Y和的真值表列在一起如表6.15所示，可以發現，只有涂陰影的兩行，Y和的函數值不相同，而這兩行正是約束項對應的取值。也就是說，如果A、B、C遵守約束（即不出現011和111），則Y=。所以利用約束項可以使函數更簡單。2024-01-24

上例約束條件可寫成：，也可以使用最小項編號，約束項用di表示。即d4+d7=0，或。ABCYY

0000000100010110110110011101001101111101表6.15例6.16的真值表2024-01-24

例6.17化簡。解：填寫卡諾圖，如圖6.24所示，合并最小項時并不一定把所有的“×”都圈起來，要合理地利用約束項（需要時就圈，不需要時就不圈）。合并化簡得：。圖6.24例6.17的卡諾圖

2024-01-246.5集成與非門電路

把分立與非門電路通過一定工藝集成在一塊硅片上就制成了集成與非門電路。集成與非門電路包括雙極型晶體管TTL與非門電路、單極型場效應管CMOS與非門電路等多種，它是小規模集成電路中最基本的品種。

6.5.1TTL與非門

TTL電路，即晶體管-晶體管邏輯（Transistor-TransistorLogic）電路，該電路的內部各級均由晶體管組成。TTL是一個電路系列，各種門電路都可以由TTL與非門電路變化得到。2024-01-24

1.TTL與非門的組成及功能分析TTL與非門電路是構成各種邏輯功能的TTL集成電路的基本單元電路。圖6.25所示是TTL與非門的典型電路，它由三部分組成：VT1和R1為輸入級，VT1為多發射極晶體管，起邏輯“與門”作用；VT2、R2和R3為中間級，是一個反相器，實現非功能；VT3、VT4、VT5和R4、R5為輸出級，其中VT3、VT4組成復合管作為VT5的有源負載，可提高負載能力。2024-01-24圖6.25TTL與非門2024-01-24

當VT1的任意一個輸入端接低電平“0”時，則晶體管VT1相對應的一個發射極導通，VT1處于深度飽和，VT1的基極電壓UB1很小，VT2和VT5管截止，電源+UCC通過R2向VT3、VT4提供電源，VT3和VT4管飽和導通，減去R2上的電壓降和VT3、VT4發射結上的電壓，輸出為高電平，大約在3.6V左右。當VT1的發射極全接高電平“1”時，VT1管的發射極截止，VT1管基極電壓UB1較大，UB1≈UBC1+UBE2+UBE5=0.7+0.7+0.7=2.1V，VT2和VT5管飽和導通，VT3和VT4管截止，輸出為低電平0.3V。因此電路具有“與非”功能。2024-01-24

2.TTL與非門集成電路芯片

74LS系列是TTL集成門系列中運用最為廣泛的一種集成門電路。我國這類產品以代號T開頭，其中T4000系列與國際54/74LS系列通用。此類集成電路采用雙列直插式封裝，把集成電路標志（凹口）置于左方，逆時針自下而上依次讀出外引線編號。圖6.26所示為國際通用型號74LS00四二輸入與非門的邏輯電路結構及外引線分布圖，該集成塊內含有四個二輸入端與非門，共用一個電源UCC（引腳14）和共用一個接地點GND（引腳7）。圖中A、B為各門的輸入端，Y為輸出端，其中1A、1B，1Y；2A、2B，2Y等為以字頭數字區分的四個與非門。74LS00型號中，74表示中規模，L表示低功耗，S表示肖特基型管，00表示序號。2024-01-24圖6.2674LS00四二輸入與非門的邏輯電路結構及外引線分布圖

分立元件構成的門電路在應用時有許多缺點，如體積大、可靠性差等，因此一般在電子電路中作為補充電路時用到。2024-01-24

例6.18用74LS00四二輸入與非門構成一個二輸入或門。

解：圖6.27（a）所示為用與非門構成的或門邏輯電路，其真值表見表6.16，可見滿足或門的邏輯功能。圖6.27（b）所示為用74LS00集成電路連接成或門的電路。表6.16例6.18的真值表

ABY1Y2Y001100110110011110012024-01-24圖6.27用74LS000組成或門電路2024-01-24

3.TTL與非門的傳輸特性

TTL與非門的電壓傳輸特性是指空載條件（TTL與非門的一個輸入端電壓由0開始增大，其余輸入端接高電平）下，輸出電壓uo與輸入電壓ui之間的關系曲線。圖6.28（a）所示為測量電路，圖6.28（b）所示為電壓傳輸特性曲線，其主要參數說明如下。（1）輸出高電平UOH。UOH是指與非門輸入端至少有一個為低電平時的輸出電壓值。要求電壓足夠高，一般規定UOH≥2.4V。各個門電路的輸出可能有差異，典型值是3.6V。（2）輸出低電平UOL。UOL是指與非門輸入端全為高電平時的輸出電壓值。要求電壓足夠低，一般規定UOL≤0.4V，典型值是0.3V。（3）輸入低電平UiL。一般UiL=（0.1~0.8）V。2024-01-24圖6.28測量電路與傳輸特性曲線2024-01-24

（4）輸入高電平UiH。一般UiH=（2~3.6）V。（5）開門電平UON。UON是在保證輸出為額定低電平的條件下，允許的最小輸入高電平值。UON低，有利于高電平輸入時的抗干擾能力。（6）關門電平UOFF。UOFF是在保證輸出為額定高電平的90%條件下，允許的最大輸入低電平值。UOFF高，有利于低電平輸入時的抗干擾能力。（7）閾值電壓UTH。UTH為電壓傳輸特性曲線轉折區中點對應的輸入電壓值（也稱門限電壓或門檻電壓）。它是對應門開啟與關閉分界線處的輸入電壓值。UTH≈1.4V。（8）高電平噪聲容限UNH。UNH是輸入高電平時，保證電路輸出仍為低電平時的最大允許負向干擾電壓。其值等于輸入高電平與開門電平之差，即UNH=UiH

UON。2024-01-24

（9）低電平噪聲容限UNL。UNL是輸入低電平時，保證電路輸出仍為高電平時的最大允許正向干擾電壓。其值等于關門電平與輸入低電平之差，即UNL=UOFF

UiL。（10）扇出系數N。N是指允許驅動同類與非門電路的最大數目。一般規定N≥8。（11）傳輸延遲時間。是指邏輯狀態從門電路的輸入端傳送到輸出端所需要的時間。通常將輸出電壓由低電平跳變為高電平時的傳輸延遲時間記做tPLH，把輸出電壓由高電平跳變為低電平時的傳輸延遲時間記做tPHL。在74系列門電路中tPLH略大于tPHL，它們的數值都是通過實驗方法測定的。其值越小，門電路的工作速度越快。2024-01-24

6.5.2CMOS與非門

CMOS與非門是由NMOS集成電路及PMOS集成電路構成的互補對稱的MOS集成電路。它的制造工藝復雜、成本高，但它具有突出的優點：靜態功耗低，抗干擾能力強，工作穩定性好，是應用最廣的一種集成電路。

1．CMOS反相器圖6.29所示是CMOS反相器電路。VT1管為驅動管，是增強型NMOS管，VT2管是負載管，是增強型PMOS管。兩只管子特性對稱，跨導相等且較大，導通電阻小。當輸入電壓為高電平時，VT1管導通，VT2管截止，輸出電壓為低電平，且近似等于0V；當輸入電壓為低電平時，VT2管導通，VT1管截止，輸出電壓為高電平，且近似等于UDD，可見電路實現非邏輯功能：。常用的CMOS反相器型號有CC4069，CC4007等，它們都是六反相器。2024-01-24

2．CMOS與非門在CMOS反相器的基礎上，可以很容易構成具有各種功能的邏輯門電路。C4011是CMOS四二輸入與非門，可與74LS00代換（代換僅限使用5V電源）。圖6.30所示的是CC4023與非門的外引線圖。該電路內含三個三輸入端與非門，共用一個電源UDD（引腳14）和共用一個接地點USS（引腳7）。

2024-01-24

圖6.29CMOS反相器圖6.30CC4023與非門的外引線圖2024-01-24

CMOS與非門的工作電源電壓范圍很寬，從3～18V均可正常工作，與嚴格限制電源的TTL與非門相比要方便得多，它的缺點是速度比74LS系列低。我國優先選用數字集成電路國際通用品種列為國家標準，表6.17是常用的主要系列。表6.17數字集成電路的主要產品系列系列子系列名稱國際型號部標型號TTLTTLHTTLSTTLLSTTLALSTTL基本型中速TTL高速TTL超高速TTL低功耗TTL先進低功耗TTLCT54/74CT54/74HCT54/74SCT54/74LSCT54/74ALST1000T2000T3000T4000MOSCMOSHCMOSHCMOST互補場效晶體管型高速CMOS與TTL兼容的高速CMOSCC4000CT54/74HCCT54/74HCTC00

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CT74LS系列是TTL類型中主要應用的產品系列，其品種和生產廠家非常多，價格較低。ALS系列是LS系列的后續產品，在速度和功耗等方面有較大改進，但目前在價格和品種方面還不及LS系列。

HC和HCT系列為高速CMOS電路，其工作速度已與LSTTL系列相當，而且其外引線排列和邏輯功能也與LSTTL系列相同。其中HCMOS的電源電壓范圍為3～18V，與CMOS電路相同；而HCMOST的電源電壓、工作電平與LSTTL電路相同，因此HCT系列可與相應的LSTTL系列互換使用。2024-01-24

*6.5.3三態輸出與非門三態輸出與非門簡稱TS門，是一種可控與非門，與上述與非門電路不同，它的輸入端多了一個控制端（或稱使能端），輸出端除可以出現高電平和低電平外，還可以出現第三種狀態——高阻狀態。TTL三態輸出與非門有兩種：低電平控制型三態門，即EN=0時三態門開門；高電平控制型三態門，即EN=1時三態門開門。其邏輯功能及邏輯符號如表6.18所示。74LS126是常用的集成三態門芯片。

2024-01-24表6.18三態輸出與非門的邏輯關系名稱邏輯符號邏輯表達式邏輯功能低電平控制型高電平控制型,Y高阻

，執行與非邏輯