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試驗二超前進位加法器設計練習2.4位超前進位加法器行波進位加法器延時較長，可采用超前進位加法器減少延時，但是由此會造成電路的復雜。超前進位加法器原理參見《數字集成電路》（周潤德第二版）424頁。 對以上公式的注解：公式中的CO,K表示第K為的進位輸出，GK為第K位的進位產生，PK為第K為的進位傳播。且：AK,BK為輸入加數的第K位。將Co和S用G,P重寫為：由于低位的輸出進位是高位的輸入進位，所以有上面的(11.15)式源程序：//thisisacarrylookaheadof4bitmoduleclad(ina,inb,ci,co,sum);input[3:0]ina,inb;inputci;outputco;output[3:0]sum;wireco0,co1,co2,G0,G1,G2,G3,P0,P1,P2,P3;assignG0=ina[0]&inb[0],P0=ina[0]^inb[0],G1=ina[1]&inb[1],P1=ina[1]^inb[1],G2=ina[2]&inb[2],P2=ina[2]^inb[2],G3=ina[3]&inb[3],P3=ina[3]^inb[3],co0=G0|(P0&ci),co1=G1|(P1&co0),co2=G2|(P2&co1),co=G3|(P3&co2),sum[0]=P0^ci,sum[1]=P1^co0,sum[2]=P2^co1,sum[3]=P3^co2;endmodule測試程序：moduleclad_test;reg[3:0]ina,inb;regci;wireco;wire[3:0]sum;cladCI(.ina(ina),.inb(inb),.ci(ci),.co(co),.sum(sum));initialbeginina=0;inb=0;ci=0;endalways#5ina=ina+1'b1;always#80inb=inb+1'b1;always#1280ci=~ci;endmodule仿真結果：注：該結果為10進制顯示練練手：參考《數字集成電路

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